作者： Dave Lammers戴夫-拉默斯

面对带宽问题，网络公司正在转向内插器、HBM2 DRAM 和领先的 ASIC 技术。

当大型网络公司开始开发新的太比特路由器时，他们达到了林利集团网络分析师鲍勃-惠勒（Bob Wheeler）所说的 "爆发点"。

思科（Cisco）、瞻博网络（Juniper）、诺基亚（Nokia）等公司一直在关注路由器专用集成电路（ASIC）引脚数的 "爆炸性增长"，因为它们要从安装在层压印刷电路板上的商品 DDR DRAM 中获得足够的带宽。

网络客户现在可以使用 GLOBALFOUNDRIES® 的新型 14nm ASIC(FX-14™) 解决方案，该解决方案提供与安装在硅内插件上的高带宽内存(HBM2) 的连接。Rambus Inc.(Sunnyvale) 和 GF 工程师合作，为 FX-14 ASIC 平台提供了 Rambus PHY，可提供每秒 2 太比特 (Tb/s) 的惊人带宽。

"Wheeler 说："这是针对我们已经看到的一个问题的解决方案，即外部存储器无法满足这些 ASIC 缓冲区的带宽要求。"人们试图尽可能地使用商品 DRAM，但由于引脚数激增，这已经到了极限。

惠勒说，通信专用集成电路的市场规模约为十亿美元，他指出，路由器是一种昂贵的系统，可以支持基于内插件（2.5D）解决方案的成本，以获得高速数据包缓冲所需的带宽。

对于在层压印刷电路板上运行的现有 DDR 型 DRAM，Wheeler 说："从 ASIC 的角度来看，最大的问题是引脚数。最终可能会出现 2000 多个引脚的设备。HBM 的优点在于它有一个宽接口，并保持在封装内，因此你不必使用串行接口。

网络之外的市场？ 

GLOBALFOUNDRIES 公司封装研发和业务技术运营副总裁Dave McCann 表示，2.5D（基于内插件）解决方案还可应用于数据处理、高端图形、自动驾驶汽车、人工智能和其他对带宽要求较高的解决方案，但这取决于成本的改善程度。

采用中间件可以极大地提高布线密度。对于基于层压印刷电路板的解决方案，线路和空间为 12 微米，但往往无法达到这种布线密度，因为必须避开或绕开层间 50 微米的垂直通孔，从而浪费了大量空间。GF 公司技术开发高级经理 Walter Kocon 说，硅内插层的线路和空间与逻辑芯片的后端基本相同，目前约为 0.8 微米。

在互插板上的物理层和 HBM2 存储器之间使用类似逻辑的布线，需要使用包括光刻在内的工厂级工具。由于中间件比传统芯片大得多，因此必须将多个区域拼接在一起。但 Kocon 说，如今的步进机在网罩之间的切换能力非常强，而且在制造更大的内插器方面也取得了进展。

这些晶圆厂加工工具比传统的层压加工工具更昂贵，但其回报是 PHY 和 HBM2 存储器之间大量的片上 I/O（约 1,700 个）。正如 McCann 所说，与迄今为止使用的基于层压板的串行接口相比，通过保持非常短的迹线，功耗得到了控制。

无禁区

“With vias enabled by wafer fab technology (<1 micron) in silicon interposers, multiple layers of 0.8-micron lines and spaces can be utilized, because there is essentially no keep out area for the vias. That compares with the conventional PCBs, where routing had to come down from the ASIC and over to the DIMM card, consuming both power and time,” McCann said. With interposer-based interconnect being orders of magnitude smaller, and devices only hundreds of microns apart, the massively parallel routing density supports multi-terabit levels of bandwidth.

但是，内插板在制造方面也存在挑战。"这些是大型内插器和大型专用集成电路。首先，我们必须在专用集成电路（ASIC）和中间件之间建立一个接口。 ASIC和硅集成电路的膨胀特性相匹配是实现无应力接口的关键之一。 控制翘曲的设计和装配工艺至关重要。McCann说："然后，分散中间膜和下面层压板之间的应力也很关键，因为该界面存在很大的不匹配。

控制翘曲是 2.5D 获得良好互连良率的关键。互联器与 ASIC 之间的间距非常近，凸块高度约为 70 微米。"这意味着对翘曲的容忍度非常低，"McCann 说。焊锡被推到一起或拉向相反的方向，都会产生连接问题。"McCann说："我们需要制造工艺来保持所有这些表面的平整，我们相信，与我们的OSAT合作伙伴一起，我们能够做到这一点。

PHY 合作

PHY 是另一项技术挑战，也是 Rambus 与 GF 共同应对的挑战。Rambus 产品营销高级总监Frank Ferro 解释说，HBM2 PHY是一种混合信号功能，必须根据每个工艺节点进行专门设计。

"我们进行了大量的信道建模，然后设计了物理层来满足这些信道要求。这是一次合作。我们在整个过程中进行了多次讨论，以确保设计的稳健性。从第一天起，它就成功了，这是对 Rambus（建模和信号完整性）工具和具有设计这些 PHY 历史的工程师的有力证明。"

DDR DRAM 支持 72 位带宽，而 HBM2 支持 1,024 位。对于 1,024 位的带宽，信号完整性的控制是一项挑战，Ferro 向 GF 的工程师们表示感谢，他们中的许多人都曾在 IBM 的微电子集团工作过，积累了高速信号方面的经验。

当被问及他是否认为 2.5D 解决方案会在整个高性能行业中推广时，Ferro 说这取决于制造产量，以及 HBM2 DRAM 成本的降低。"2.5D 需要通过大批量制造来验证。这是一块相当大的硅片，你必须真正控制翘曲"。

GF 首席技术人员Tad Wilder 说，每秒 2 太比特的带宽 "对于单个内核来说是相当惊人的带宽"。由于在一个芯片上最多可以放置四个 HBM2 PHY，这就为 ASIC 设计人员提供了前所未有的每秒 8 太比特的低功耗、低延迟 DRAM 访问能力"。他补充说，14 纳米 HBM PHY "是我们为 ASIC 生产的最大内核，有 15,000 个内部引脚与内存控制器对话，1,700 个外部引脚与跨间接器的 DRAM 堆栈的基础芯片对话"。

每个 DRAM 堆栈包含一个基础芯片，该芯片通过数千个垂直硅通孔 (TSV) 与 ASIC 的 HBM2 PHY 和上面多达八个堆栈 DRAM 芯片通信。 每个 HBM DRAM 堆栈的总内存高达 32GB。为了降低 1,000 多个 I/O 可能切换时产生的噪音，ASIC HBM2 PHY 可以通过倾斜每个通道的时序来利用八个 128 位通道的完全独立性。

Linley Group 分析师 Wheeler 认为 HBM2 标准的发展势头良好。Wheeler 说，虽然海力士是最初的支持者，但三星已经强势推出了自己的 HBM2 部件。由于 HBM2 存储器的成本占整个解决方案成本的很大一部分，因此多家 HBM2 供应商之间的竞争将有助于提高产量、降低成本和改善性能。

当被问及他是否认为 2.5D 解决方案将得到推广时，McCann 说："这是一项真正伟大的技术，已经进入成熟期，收入可观。问题是：我们能否降低成本，使其达到更高的产量水平？

关于作者

戴夫-拉默斯

Dave Lammers 是 Solid State Technology 的特约撰稿人，也是 GF's Foundry Files 的特约博主。Dave 于 20 世纪 80 年代初在美联社东京分社工作时开始撰写有关半导体行业的文章，当时正值该行业快速发展时期。1985 年，他加入了《电子时报》，在东京工作的 14 年中，他报道了日本、韩国和台湾的情况。1998 年，戴夫和妻子美惠子以及四个孩子搬到奥斯汀，成立了《电子时报》德克萨斯分社。戴夫毕业于圣母大学，并在密苏里大学新闻学院获得新闻学硕士学位。