GLOBALFOUNDRIES通过全面的生产准备设计流程加速20纳米-LPM和14纳米-XM FinFET工艺的应用

与领先的EDA供应商联合开发的流程,解决了AMS从规范到验证的挑战;完整的数字设计流程用于双图案设计

加州米尔皮塔斯 --2013年5月30日-- 在下周于德克萨斯州奥斯汀举行的第50届设计自动化大会(DAC)上,全球方德公司将公布一套全面的认证设计流程,以支持其最先进的制造工艺。这些流程是与领先的EDA供应商联合开发的,为在该公司的20纳米低功耗工艺和领先的14纳米-XM FinFET工艺中实现设计提供了强大的支持。通过与Cadence Design SystemsMentor GraphicsSynopsys的密切合作,GF开发了这些流程,以应对最紧迫的设计挑战,包括支持模拟/混合信号(AMS)设计和先进的数字设计,两者都展示了双图案对流程的影响。

GF设计流程与它的工艺设计工具包(PDK)一起工作,提供了展示整个流程的真实例子。用户可以下载设计数据库、PDK、详细的文档和多厂商脚本,以学习如何设置和使用GF设计流程。这些流程使用开放源码的例子,并为客户提供工作、可执行和可定制的流程。

"作为业界首个模块化14纳米FinFET技术的开发者和20纳米技术的领导者之一,我们明白,在这些先进的工艺节点上实现设计需要创新的方法来解决前所未有的挑战,"GF设计基础设施副总裁Andy Brotman说。"通过与EDA合作伙伴进行新层次的合作,我们可以为我们的制造工艺提供更强的洞察力,以充分利用20纳米和14纳米制造的能力。这为我们的共同客户提供了最有效、最富有成效和风险最小的方法来实现工作硅。"

生产就绪的AMS从规格到验证的流程

为了满足先进工艺下模拟/混合信号(AMS)设计的独特要求,GF加强了其设计流程,以提供生产质量脚本和打包方法。新的参考流程建立了一个从规格到物理验证的工作流程,该流程已被录制下来,在工作硅上进行了验证。

AMS的参考流程提供了全面的双重模式设计指南。它对块级和芯片级的分解流程进行了概述。该流程还涉及不同设计风格的分解。讨论了色彩平衡、分层分解、ECO变化的建议。该流程还介绍了分解对DRC运行时间和结果数据库大小的影响。

值得注意的是,该参考流程包括对Cadence Virtuoso®环境中效率和生产力改进的支持,特别是在双图案工艺中的设计。该流程包括对Virtuoso Advanced Node 12.1的支持,并通过实时、色彩感知的布局提供了对该工具在物理设计方面生产力优势的有效访问。电路设计人员可以在原理图中指定 "同网 "约束,而布局设计人员在创建物理视图时可以满足这些要求。此外,布局设计师可以利用Virtuoso工具对本地互连的支持,以及高级布局依赖效应管理。

该流程还具有与Mentor的Calibre® nmDRC™、nmLVS™和提取产品的互操作性,这些产品可以满足双重和三重图案的多重图案要求。此外,还详细介绍了模拟设计的特殊设置;自动缝合和何时使用;以及填充和色彩平衡。

AMS流程提供了关于寄生物提取和布局依赖效应的详细信息,这两种效应在20纳米和14纳米都会带来新的挑战。对于寄生虫的提取,详细描述了流程,可定制的脚本和例子展示了OA和DSPF的背面注释。此外,该流程还说明了在原理图设计期间预测布局相关效应的方法,以及在布局后提取中包含完整模型的方法。支持用于Synopsys StarRC™提取、Cadence QRC和Mentor CalibrexRC™的PEX流程。

这些流程可作为参考,以验证随附的PDK以及供应商工具设置的正确性。

可签收的RTL2GDSII流程,解决了双重图案的问题

GF还提供了新的流程,支持完整的RTL-to-GDSII设计方法,以实现其20纳米和14纳米制造工艺。该公司与EDA供应商合作,在他们各自的环境中对这些流程进行认证,并为优化的技术意识方法提供一个平台,以充分利用这些工艺的性能、功率和面积优势。

其结果是一套完全可执行的流程,包含了开发一个有效方法论所需的所有脚本和模板文件。这些流程可以作为验证随附的PDK以及供应商工具设置正确性的参考。此外,该流程还提供了对其他关键和有用信息的访问,如方法学教程文件;双模式布局分解的指南和方法;PEX/STA方法学建议和脚本;以及设计指南和余量建议。

在这一层次的制造中,一个关键的方面是使用双重图案,这是先进节点的光刻工艺中越来越必要的技术。双重图案扩展了使用当前光学光刻系统的能力,GF流程提供了全面的双重图案设计指南。他们解决了双重图案的设计问题,并为不同的设计风格和场景增加了流程步骤。

这包括对奇数周期检查的支持,这是一种新型的DRC规则,必须满足该规则才能将金属合法地分解成两种颜色。这种检查在流程中被详细说明,并提供了指南以确保它得到满足。

与平面晶体管相比,Synopsys和GF共同合作,将与FinFET器件的3-D性质有关的变化影响降到最低。两家公司专注于使FinFET的采用对设计团队透明。在Synopsys的RTL到GDSII流程方面的合作包括用Synopsys StarRC™工具进行3-D寄生提取,用Synopsys HSPICE®产品进行SPICE建模,用Synopsys IC Compiler™工具进行路由规则开发,用Synopsys PrimeTime®工具进行静态定时分析。

Cadence提供了一个完整的RTL-GDSII流程,包括物理综合,以及用Encounter®数字实现(EDI)系统基础流程开发的规划和路由。使用Cadence Encounter RTL编译器和EDI系统的无缝实现流程支持双重图案和先进的20和14纳米布线规则。

流程中支持Mentor的Olympus-SoC™放置和布线系统,为新的DRC、双重图案和DFM规则提供支持。奥林巴斯-SoC路由器有自己的原生着色引擎以及验证和冲突解决引擎,可以检测和自动修复双重图案的违反。扩展的功能包括DP感知模式匹配、着色感知引脚访问、关键网路的预着色和DP感知放置。Calibre® InRoute™产品允许奥林巴斯-SoC客户在设计过程中调用Calibre签收引擎,以实现高效和快速的制造闭合。

双重图案也影响到LVS和其他DRC问题,流程提供了解决这些领域的方法细节,包括分层分解以减少数据库爆炸。还提供了寄生提取方法和脚本,提供了通过DPT角或使用掩模移位PEX特征来解决双重图案引起的变化的方法。

关于GF

GF是世界上第一家提供全面服务的半导体代工企业,其业务范围真正覆盖全球。公司于2009年3月成立,迅速形成规模,成为全球第二大代工厂,为160多家客户提供先进技术和制造的独特组合。通过在新加坡、德国和美国的运营,GF是唯一一家能够提供跨越三大洲的制造中心的灵活性和安全性的代工厂。公司的三座300毫米晶圆厂和五座200毫米晶圆厂提供从主流到前沿的全部工艺技术。这一全球制造足迹得到了位于美国、欧洲和亚洲的半导体活动中心附近的主要研究、开发和设计设施的支持。GF由先进技术投资公司(ATIC)拥有。欲了解更多信息,请访问:https://www.globalfoundries.com。