作者：加里-达加斯丁作者：加里-达加斯丁

每当一家公司宣布重大战略转变和重组时，就像 GF 放弃 7nm FinFET 技术开发一样，可能会产生困惑、不确定性和误解，这是可以理解的。

消除这些担忧的最好办法就是客观地看待形势：汽车、物联网、移动和数据中心/无线基础设施市场对芯片的需求正在强劲增长。这为我们提供了许多新机遇，我们可以利用 GF 广泛的现有成熟技术组合，为这些市场量身定制，或使其与众不同。此外，这些领域的许多潜在客户都是初创企业或非传统企业，它们可以从 GF 不断扩大的服务范围中获益。因此，摆脱昂贵的 FinFET 规模扩张，让 GF 可以重新部署资源，更好地寻求这些机会。

加里-帕顿博士GF 首席技术官兼全球研究与开发高级副总裁在最近举行的 "全球研究与开发峰会 "上发表主题演讲，解释了这些行业动态，并讨论了 GF 的技术战略。 2018年全球半导体联盟（GSA）东部硅峰会 在纽约州萨拉托加斯普林斯举行的论坛上。随后，《铸造厂档案》（Foundry Files）采访了他，以了解更多信息。

FF：几十年来，电子技术的进步一直依赖于将晶体管做得更小，以提高集成电路的速度和处理能力。现在发生了什么变化？

加里：对于用于高性能计算的芯片而言，扩展仍有其存在价值，但在其他领域，随着扩展成本的攀升，遵循摩尔定律所带来的收益正在减少。但这并不意味着创新的终结。好消息是，现有技术现在已经非常强大，通过为其添加新功能并以各种方式进行组合，新的架构和计算方式已经成为可能。真正的转变正在发生，从通用计算方式转变为更加针对特定行业或领域的计算方式。

FF： GF 是如何利用这一转变的？

加里： 非常成功，因为我们的大部分收入已经来自差异化产品。我们把支持我们一切工作的四大支柱称为 FDX、FinFET、射频和电源/模拟混合信号（AMS）技术。

我们的 FDX 技术专为当今对功耗敏感的应用而设计，具有较低的激活和待机功耗，以及所需的密度和性能。它具有无与伦比的射频性能，可实现始终在线的连接、低延迟和更高的数据传输率，从而帮助实现射频驱动的物联网。为物联网设计芯片的客户对此兴趣浓厚，尤其是物联网在未来几年将从支持 WiFi 转向支持射频。总体而言，今年我们将有大约 20 个 FDX 生产带，预计明年这一数字将翻一番。

在 FinFET 方面，我们正在重新调整我们的路线图，以便为未来几年采用该技术的下一波客户提供服务。我们已转移开发资源，通过提供一系列创新 IP 和功能，使我们的 14/12 纳米 FinFET 平台与客户更加相关。例如，针对新兴的企业、云和通信应用，我们正在开发具有超高安全性能的一次性和多次可编程（OTP/MTP）嵌入式非易失性存储器（eNVM）。它基于 GF 的物理不可检测和不可克隆电荷捕获技术，将使市场领先的安全解决方案成为可能。它们还将提供更高水平的 SoC 集成。我们的 NVM 解决方案无需额外的处理或屏蔽步骤，其密度是基于介质保险丝技术的类似 OTP 解决方案的两倍。

在射频领域，GF 拥有丰富的产品组合，这些产品与拟议的架构非常吻合，并在不断进步，以满足 5G 和其他要求。例如，射频 FDX 可实现窄带物联网的深度覆盖、海量连接和低功耗，而射频 FinFET 技术则可提供出色的扩展性和功耗。RFSOI 使客户能够为射频前端模块、相控阵和毫米波波束成形构建最先进的低噪声放大器/开关和控制功能集成。我们的各种基于 SiGe 的射频产品经过性能调整，适用于众多低功率和高功率应用，包括汽车雷达/激光雷达、基站、有线/光学/毫米波和相控阵通信。此外，客户正越来越多地使用我们基于 SiGe 和 CMOS 集成的产品，以取代过去用于蜂窝和 Wi-Fi 功率放大器的砷化镓工艺。

我们的 AMS 产品涵盖广泛的工艺节点（180-40 纳米）和电压（3-700 伏），为客户提供卓越的功能和价位选择。我们的 BCD/BCDLite 和高压 (HV) 技术基于 GF 的高效 HV CMOS 工艺，包括功率和 HV 晶体管、精密模拟无源器件和 NVM 存储器，适用于各种传统和新兴的移动、汽车、物联网和其他应用。

FF：您在演讲中提到，先进的包装是 GF 强大的差异化优势。 怎么说？

Gary：GF的高性能、高性价比2.5D、3D和硅光子先进封装技术分别支持四大支柱，并直接面向5G、网络/基站、人工智能/ML和先进汽车解决方案等新兴应用。

例如，我们的 "硅孔"（TSV）技术非常适合于不同的用途，如射频应用的 TSV、功率放大器的接地 TSV 以及用于在射频芯片上堆叠天线和/或其他无源器件的隔离 TSV（以实现出色的信号完整性和/或显著减小移动前端模块的尺寸）。此外，在通过 2.5D 和 3D 晶粒堆叠实现时，TSV 可以通过将存储器移近逻辑来减少延迟和功耗。与传统的单片 2D 设计相比，晶粒堆叠可通过异构晶粒分区和功能重用带来显著的成本优势，例如利用堆叠封装架构将 I/O、逻辑和存储器功能分拆到更小、成本更低的晶粒中。

关于硅光子（SiPh）集成电路，我们拥有光纤连接和激光连接封装技术，这些技术将通过 GF 的硅光子代工厂提供。

我们一直在与主要的 OSAT 执行先进封装产品的资格认证。对于 3D 封装，我们将根据产品的热需求，在 OSAT 上支持多种热解决方案选项。我还想指出的是，我们已经为所有先进封装解决方案开发了测试技术，以帮助客户熟悉这些解决方案，加快项目进度。

FF：现在，GF已经不再从事超大规模CMOS的研究，您对GF的研究活动有何看法？

加里：首先，有一种观点认为我们完全专注于前沿研究，或者说只有前沿研究对我们来说才是真正重要的，但事实并非如此。我们进行研发的目的一直是为现有产品增加新功能、增加新性能、提高性能和/或降低成本。我们的 FinFET 技术就是一个很好的例子。首先，我们成功地在互连中集成了 MIM 电容器，使性能提高了 10%。随后，我们又开发了新的 IP 库，进一步提高了 5%。目前，我们正在增强这些成熟器件的射频功能，以迎接 5G 的推出。

有了通用基金的支点，我们的研究重点是更积极地使我们的成熟技术与众不同--实际上是创造这些技术的衍生品，从而实现新的应用，以应对我们一直在讨论的新机遇。

FF：这项工作将在哪里进行？

加里：我们在马耳他有一个大型研发团队，专注于差异化 CMOS 技术开发。我们在东菲什基尔（East Fishkill）的团队致力于硅光子学、射频和封装技术，这些都是我们的关键差异化领域。在新加坡，我们在 40 纳米及更大节点的差异化功率和射频技术方面持续开展大量研发工作，而伯灵顿则是我们开发业界领先的射频解决方案的地方。我们将继续与世界各地的大学合作，并参与行业研究联盟，如imec、Fraunhofer和IME，研究一系列与我们认为的最佳市场机遇相一致的课题。

FF：最后有什么要说的吗？

加里：一个公司的好坏取决于它的员工，我为我们在全球范围内的工厂都能在第一时间为客户提供正确的分带服务而深感自豪。对于如此复杂的技术，要做到这一点并不容易，这也是对我们同事和工程师的才能、专业精神和勤奋的最好证明。

关于作者

加里-达加斯丁

Gary Dagastine 是一位作家，曾为《EE Times》、《Electronics Weekly》和许多专业媒体报道半导体行业。他是《Nanochip Fab Solutions》杂志的特约编辑，也是全球最具影响力的半导体技术会议 IEEE 国际电子器件会议 (IEDM) 的媒体关系总监。他最初就职于通用电气公司，为通用电气的电源、模拟和定制集成电路业务提供通信支持。Gary 毕业于纽约州斯克内克塔迪联合学院（Union College）。

作者： Manuel Sellier作者：曼努埃尔-塞利耶

全耗尽绝缘体上硅（FD-SOI）依赖于一种非常独特的基底，其层厚度可控制在原子尺度。FD-SOI 在功耗、性能、面积和成本权衡（PPAC）方面提供了卓越的晶体管性能，使得利用单一技术平台覆盖从低功耗到高性能的数字应用成为可能。FD-SOI 具有众多独特优势，包括近阈值供电能力、超低辐射灵敏度和极高的本征晶体管速度，可能是市场上速度最快的 RF-CMOS 技术。除这些优势外，FD-SOI 还是唯一可以通过体偏压动态完全控制晶体管阈值电压的 CMOS 技术（图 1）。

为了解释为什么体偏压是一个改变游戏规则的功能，我们从它有助于解决的问题入手。在寻求更高能量效率的过程中，数字设计人员面临着两大挑战。第一个挑战与变化的影响有关，它改变了由极端变化情况（所谓的 "边角"）定义的实际芯片规格。这往往会大大降低芯片的能效（参见图 2）。因此，为了优化能效，产品工程师通常会使用补偿技术（参见图 3）。最常见的补偿技术基于自适应电压缩放（AVS），即根据芯片的工艺中心调整电源电压水平。这种技术被广泛应用于手机的工艺补偿，但在汽车和物联网市场却面临着严重的局限性，因为它对可靠性有很大影响，难以实现有效的温度和老化补偿，而且对大多数设计公司来说，它涉及到新的特定设计技术。

第二个问题在于优化能耗。随着先进技术的发展，漏电功率很可能成为最需要解决的关键问题。正确平衡漏电水平和动态功率水平非常重要。然而，在大规模 CMOS 技术中，影响漏电的参数（Vth、栅极长度）大多是静态的，由工艺决定。因此，除了关闭电路的整个部分外，不存在自适应漏电优化的可能性。能量点，即动态功率和泄漏功率之间的平衡是固定的，无法动态改变。

通过对晶体管阈值电压的控制，体偏压就像一个控制旋钮，能够解决上述以能效为目标的设计人员所面临的大多数问题。

不仅可以非常有效地减少全局变化，而且最重要的是，设计人员在设计芯片时可以减少工艺、温度和老化方面的设计死角，并从综合开始提高功率-性能-面积（PPA）权衡。

泄漏量与阈值电压呈指数关系，现在可以通过体偏压进行动态调节。通过同时调节适当的电源电压和体偏压，可以实现动态的能量优化。在额定 Vdd 电压下，能效提高了一倍，而在超低电压下，能效提高了 6 倍。

要在电路级有效实施体偏压，就必须修改目前仅利用电源电压的电源管理基础设施，以支持能够同时管理电源电压和体偏压的电源管理解决方案。

在过去两年中，Dolphin Integration 与 GF 合作推出了全球首个电源管理 IP 平台。该电源管理 IP 平台现已在 22FDX 中得到验证，包括一套一致的可配置稳压器、可扩展模块电源管理单元（又称 PMU 逻辑/ACU）、电源 IO 和岛选通以及电压监控器。

为了让 SoC 设计人员充分发挥 FD-SOI 在 SoC 上的 PPAC 潜力，两家公司目前正在探索扩展这一电源管理 IP 平台，以实现对电源和体偏压的动态控制。这一扩展电源管理 IP 平台将利用现有的体偏压解决方案，同时辅以应用优化的体偏压发生器和先进的监控技术（参见图 5）。

市场上出现的这类解决方案推动了 FD-SOI 的价值主张，使其在低功耗和高能效应用方面优于任何其他技术的 PPA。更重要的是，体偏压交钥匙解决方案的出现大大降低了进入门槛，使从移动、物联网到汽车的所有参与者都能享受到 FD-SOI 的价值主张。

FD-SOI 的价值真正基于利用体偏压的能力，与现有技术相比，这是先进 CMOS 领域的一种完全颠覆性的方法。FD-SOI 改变了游戏规则，实现了数量级的功率效率提升。在 Dolphin Integration 等硅 IP 提供商的支持下，客户将可以利用新的功率/性能/可靠性管理基础架构，充分发挥该技术的优势，为物联网和汽车领域未来的性能标准铺平道路。

关于作者

曼努埃尔-塞利尔

Manuel Sellier是Soitec公司的产品营销经理，负责确定全耗尽型绝缘体上硅（FD-SOI）、光电子-SOI和成像器-SOI产品线的商业计划、营销策略和设计规范。在加入Soitec之前，他曾在意法半导体公司（STMicroelectronics）工作，最初担任数字设计师，负责高性能应用处理器的高级签收解决方案。他获得了先进金属氧化物半导体晶体管（FD-SOI 和鳍式场效应晶体管）建模和电路仿真方面的博士学位。他在多个工程领域拥有多项专利，并在期刊和国际会议上发表过多篇论文。