von: Dave Lammers

Nach jahrzehntelanger Entwicklung kommt eingebettetes STT-MRAM auf den Markt und ersetzt eingebettetes NOR-Flash, das bei den Post-28nm-Knoten aufgrund von Problemen mit dem Stromverbrauch, der Maskenkomplexität und der Bitzellenskalierung nicht mehr zur Verfügung steht.

Ich habe an vielen IEDM-Konferenzen teilgenommen, auf denen sich die Unternehmen im Bereich der Logik gegenüberstanden, z. B. Intel gegen IBM im Bereich der Mikroprozessorlogik. International Electron Devices Meeting, das Anfang Dezember in San Francisco stattfand, stand ganz im Zeichen des Speichers. Ingenieure von GLOBALFOUNDRIES und mehreren anderen Unternehmen diskutierten auf den IEDM-Podien ihre eingebetteten MRAM-Programme.

So gut wie alle neuen Technologien werden vorgestellt und müssen dann jahrelang "die Kluft überwinden", ihre Zuverlässigkeit unter Beweis stellen und die Akzeptanz der Kunden gewinnen, so Tom Coughlin, Präsident des Beratungsunternehmens für Datenspeicherung Coughlin Associates, unter Bezugnahme auf das Buch von Geoffrey Moore aus dem Jahr 1991.

"Die Abkehr von der Skalierung nach dem Mooreschen Gesetz hat die Industrie befreit", sagte Coughlin. "Wir entfernen uns von der traditionellen Art und Weise, wie wir Chips bauen, und wenden uns den Chiplets zu. Und wir können die traditionellen Speicher nicht mehr so ankurbeln, wie wir es früher getan haben.

Eingebetteter MRAM ist ein Paradebeispiel für die Kreativität der Branche. Nach jahrzehntelanger Entwicklung kommt MRAM nun endlich als Flash-Ersatztechnologie auf den Markt. Laut Kangho (Ken) Lee, dem Leiter der MRAM-Abteilung bei GF Singapur, ist GF im Bereich MRAM führend, was auf die Technologie- und Fertigungserfahrung zurückzuführen ist, die im Rahmen einer gemeinsamen Entwicklungsvereinbarung mit dem STT-MRAM-Herstellungspartner Everspin Technologies (Chandler, Arizona) gewonnen wurde.

Bereit für den Einsatz

Auf der IEDM Anfang Dezember traf ich mich mit Lee und seinem Kollegen, dem Zuverlässigkeitsingenieur Lim Jia Hao, und fragte sie: Ist MRAM bereit für den Ersatz von NOR eFlash?

"Wir haben die Produktion für Everspin übernommen, und das ist absolut hilfreich. Unser eingebetteter MRAM ist bereit für die Produktion. Wir sind gerade dabei, unseren Prozess zu qualifizieren, und das wird bald geschehen. Der Ersatz von NOR-Flash ist durchaus möglich. Technologisch gibt es kein Hindernis", sagte Lee.

In seiner IEDM-Präsentation mit dem Titel "22-nm FD-SOI Embedded MRAM Technology for Low-Power Automotive-Grade-1 MCU Applications" (22-nm-FD-SOI-Embedded-MRAM-Technologie für Low-Power-Automotive-Grade-1-MCU-Anwendungen) ging Lee ausführlich auf die Arbeit ein, die geleistet wird, um die strengen Anforderungen des Automobilmarktes zu erfüllen, wo ein Embedded-Speicher in der Lage sein muss, Betriebstemperaturen von bis zu minus 40 Grad Celsius und bis zu 150 Grad Celsius zu widerstehen.

"Wir sprechen auf dieser IEDM über unseren MRAM für Anwendungen in der Automobilindustrie. Bislang hat kein Unternehmen Daten auf Makroebene in diesem Temperaturbereich gezeigt, insbesondere bei 150 Grad C. Wir zeigen die Machbarkeit eines MRAMs für die Automobilindustrie, und das ist sehr wichtig, um eingebettetes STT-MRAM als nichtflüchtige Speicherplattform in der Zukunft zu ermöglichen", sagte Lee.

Insbesondere der GF eMRAM zeigte eine Bitfehlerrate (BER) von unter einem ppm und eine hervorragende Zuverlässigkeit. "Es gibt viele MRAM-Anwendungen, und wir haben eine Technologieplattform, die für viele Anwendungen geeignet ist. ADAS (Advanced Driver-Assistance Systems) könnte ein sehr wichtiges Thema sein. Eine der Herausforderungen besteht darin, die Lesespanne von 150 Grad Celsius zu erreichen. MRAM verliert aufgrund seiner Bauteileigenschaften bei höheren Temperaturen an Lesesicherheit", sagte Lee.

Ein Weg zur Automobilqualifikation

LautMartin Mason, Senior Director of Embedded Memory, arbeitet GF aktiv mit Kunden zusammen und entwickelt neue Designs mit eingebettetem MRAM auf der 22FDX®-Plattform. Für 2019 sind mehrere Bandproduktionen geplant.

Das IoT und andere stromsparende Designs werden an erster Stelle stehen, gefolgt von SoCs für den Automobilbereich im Jahr 2020. Mason sagte, dass "ein signifikanter Anteil" der bestehenden Kunden von GF komplexe Mikrocontroller für die Automobilbranche herstellt. Laut Mason ist es für GF und die Automobilindustrie von entscheidender Bedeutung, dass MRAM den Qualifizierungsprozess für die Automobilbranche durchläuft, damit sie ihre zukünftigen Produktpläne umsetzen können.

"Es gibt keine größeren Hindernisse, die uns davon abhalten, die Anforderungen unserer Automobilkunden zu erfüllen. Wir sprechen mit ihnen darüber, in der zweiten Hälfte des Jahres 2020 qualifiziert zu sein. Wir sehen einen Fahrplan und einen Weg dorthin, und das ist das Wichtigste. Wir haben jetzt die (eMRAM-)Makros und arbeiten mit den Kunden an neuen Designs, um das, was wir zur Verfügung haben, zu charakterisieren. Glauben wir, dass wir die Spezifikationen erfüllen können? Die einfache Antwort lautet 'ja, mit ein wenig Technik'", so Mason.

Jim Handy, ein Speicheranalytiker bei Objective Analysis, sagte, dass Verbrauchergeräte, wie z. B. ein Herzmonitor, selten die Körpertemperatur eines Menschen überschreiten. Aber ein Motor oder ein Getriebesteuergerät muss bei allen möglichen Temperaturen arbeiten, sowohl bei hohen als auch bei niedrigen, was laut Handy ein "hartes Ziel" für eMRAM darstellt. Aber die Kunden brauchen es; es gibt keine NOR-Flash-Alternative jenseits von 28 Nanometern.

"MRAM kann bei Spitzenknoten attraktiv sein, nicht nur für die hochkomplexen MCUs wie die Motor- und Getriebesteuerungen, sondern vielleicht auch für das Unterhaltungssystem, bei dem es nicht um Leben und Tod geht", sagte Handy und fügte hinzu, dass die meisten der mehr als 100 MCUs in einem modernen Auto weiterhin NOR-Flash auf etwas älteren Prozessknoten verwenden werden.

Sparen von EV-Batterieenergie

Coughlin sagte, dass mit der Markteinführung von ADAS-fähigen, batteriebetriebenen Fahrzeugen die Automobilhersteller nach hochkomplexen MCUs suchen, die nicht viel Strom verbrauchen und hohen Temperaturen standhalten können. "ADAS Level 4 wird jetzt angestrebt, und das ist ein sehr komplexes System. Bei den hohen Transistorzahlen dieser MCUs müssen die Unternehmen diese Designs auf eine Spitzentechnologie stützen, und das eMRAM, das dies unterstützt, steht unmittelbar vor der Tür", sagte Coughlin und fügte hinzu, dass "das größte Problem darin besteht, dass MRAM neu ist und die Industrie noch nicht so viel Erfahrung mit seiner Herstellung hat, insbesondere bei höheren Temperaturen."

Laut Mason benötigen die Automobilkunden von GF den 22FDX mit eMRAM nicht nur für die Motor- und Getriebesteuerung, sondern auch für andere Prozessoren, die hohen Temperaturen ausgesetzt sind. MCUs, die im Armaturenbrett, in ADAS-RF-Radar- und LIDAR-Systemen oder in Kameras, die an der Front- oder Heckscheibe des Fahrzeugs montiert sind, Hitze ausgesetzt sind - all diese Komponenten sind anspruchsvollen thermischen Bedingungen ausgesetzt.

Verschiedene Schnittstellen, Seite an Seite

Mason beschrieb eine einzigartige Fähigkeit von GF: ein NOR-Flash-Ersatz-eMRAM-Makro auf einem Die mit einem anderen, kleineren eMRAM-Makro mit einer SRAM-artigen Schnittstelle. Diese vorgefertigten und verifizierten eMRAM-Makros können in 22FDX-Designs eingesetzt werden. Es gibt jetzt 32- und 16-Mbit-Makros mit einer einzigen MTJ-Bitzelle (magnetic tunnel junction), und eine NOR-Flash-Schnittstelle mit einem 4-Mbit-Makro ist für das erste Halbjahr 2019 geplant. Das 2-Mbit-Makro mit einer SRAM-ähnlichen Schnittstelle verwendet zwei MTJs für jede Bitzelle, um die Lese- und Schreibgeschwindigkeiten zu verbessern.

Das Flash-Makro verfügt über eine Schnittstelle für die Codespeicherung, während das SRAM-Makro auf demselben Chip als dauerhafter Arbeitsspeicher fungiert und somit ein komplettes System innerhalb eines Mikrocontrollers darstellt.

"Eine Reihe von Kunden verwenden beide Makros in ihren Designs. Die Verwendung von MRAM bringt keine großen Dichteeinsparungen im Vergleich zu SRAM bei 22 nm, aber sie sagten uns: "Das spielt keine Rolle, es geht wirklich um den Stromverbrauch. Bei vielen dieser tragbaren Anwendungen ist der Stromverbrauch der entscheidende Faktor. Die Kunden lieben es, die Persistenz für die Energieeinsparungen innerhalb des Chips auszunutzen, indem sie die Fähigkeit haben, vollständig statisch zu sein, ein schnelles Hochfahren nach dem Ausschalten zu unterstützen und die Datenwerte zu erhalten", sagte Mason.

Handy, der zu Beginn seiner Karriere als Speicherentwickler tätig war, sagte, dass die Menschen seit mehreren Jahrzehnten Code für getrennte ROM- und SRAM-Funktionen in sehr unterschiedlichen (Flash- und SRAM-)Transistoren geschrieben haben. "Irgendwann werden die Leute auf die brillante Idee kommen, die SRAM-Funktion in den MRAM zu integrieren, und dann werden sie anfangen, ihren Code anders zu schreiben. Aber die Leute haben sich daran gewöhnt, ihren Code drei Jahrzehnte lang auf die gleiche Weise zu schreiben, und es wird dauern, bis sie sich daran gewöhnen", sagte er.

Laut Handy ist die MRAM-Bitzelle recht klein, wenn sie in den unteren Metallschichten mit kleineren Abständen eingebaut wird. Dort kann MRAM im Vergleich zu einem SRAM-Cache etwa die Hälfte der Fläche der Bitzelle einnehmen, was zu Einsparungen bei der Chipgröße führt. In den höheren Metallschichten sind die Größen von MRAM und SRAM jedoch ähnlich.

Laut Mason arbeitet GF mit vielen Kunden zusammen, die Multi-Project-Wafer (MPWs) mit eMRAM auf 22FDX®-basierten Designs einsetzen. Eingebettetes MRAM hat mehrere (fünfmal) Löt-Reflow-Tests bestanden und weist eine erweiterte Datenspeicherung und Ausdauer auf. Es hat eine sehr vergleichbare" Lesegeschwindigkeit und eine viel schnellere (Größenordnung) Schreibgeschwindigkeit (200 Nanosekunden im Vergleich zu 20 Mikrosekunden) als Flash.

"In Kombination mit dem stromsparenden Back-Biased-SOI-Prozess und den RF-Fähigkeiten stellt die 22FDX-Plattform von GF eine hochdifferenzierte IoT-Entwicklungstechnologie dar", sagte Mason und fügte hinzu: "In der Branche findet derzeit ein entscheidender Wechsel zu neuen NVM-Speichern und Silizium-auf-Isolator-Technologien statt."

Kunden werden den 22FDX-Prozess von GF mit MRAM für ihre IoT-Designs der nächsten Generation (MCUs) evaluieren, um die Vorteile dieser neuen Technologien zu nutzen, sagte er.

"Bei eMRAM gibt es nur wenige Probleme mit der Datenspeicherung, im Gegensatz zu Flash, das hier große Probleme hat. Wir haben eine sehr umfangreiche Pipeline mit Design-Wins im Wert von über 250 Millionen Dollar. Wir bereiten uns auf die Produktion vor und schließen unsere Qualifizierungsaktivitäten ab. Im Gegensatz zu anderen eingebetteten MRAM-Lösungen haben wir ihn so konzipiert, dass er robust ist - wir glauben, dass dies der Schlüssel für die Akzeptanz als Ersatz für eFlash-Speicher und für die Überwindung der Kluft" von der frühen Akzeptanz zur Mainstream-Akzeptanz ist.

"MRAM wird sich durchsetzen, aber im Moment überquert es noch die Kluft", sagte Coughlin. Wenn eine neue Technologie auf den Markt kommt, "probieren wir in der Regel eine Reihe verschiedener Märkte aus, um zu sehen, wo sie am besten funktioniert. Genau das passiert jetzt mit MRAM. Man fängt an, sein Volumen zu vergrößern und die Kosten zu amortisieren. Das ganze Spiel besteht darin, das Volumen zu erhöhen. Je mehr die Kosten sinken, desto positiver wird es gesehen", sagte er.

Über den Autor

Dave Lammers

Dave Lammers schreibt für Solid State Technology und ist Blogger für die Foundry Files von GF. Dave Lammers begann über die Halbleiterindustrie zu schreiben, als er Anfang der 1980er Jahre im Tokioter Büro von Associated Press arbeitete, einer Zeit des schnellen Wachstums der Branche. 1985 wechselte er zur E.E. Times, für die er in den folgenden 14 Jahren von Tokio aus über Japan, Korea und Taiwan berichtete. Im Jahr 1998 zogen Dave, seine Frau Mieko und ihre vier Kinder nach Austin, um ein texanisches Büro für die E.E. Times einzurichten. Als Absolvent der University of Notre Dame erwarb Dave einen Master-Abschluss in Journalismus an der University of Missouri School of Journalism.

von: Dr. Thomas Caulfield

Dr. Thomas Caulfield, Vorstandsvorsitzender, GLOBALFOUNDRIES

2018 war in fast jeder Hinsicht ein volatiles Jahr, und die globale Elektronikindustrie stand im Mittelpunkt des Geschehens. Steigende Speicherpreise und Bewertungen von Tech-Aktien sorgten in der ersten Jahreshälfte für ein atemberaubendes Wachstum, wobei Samsung seine Position als weltgrößter Chiphersteller festigte und Apple kurzzeitig die Marke von 1 Billion US-Dollar Marktkapitalisierung überschritt. In der zweiten Jahreshälfte mussten wir uns mit fallenden Aktienkursen, Ängsten vor einem drohenden Handelskrieg und einem Überangebot an GPUs herumschlagen.

Der von Nvidia-CEO Jensen Huang beschriebene "Krypto-Kater" ist eine treffende Metapher: Nach einer Nacht des Feierns wachten wir wie betäubt auf, rieben uns die Augen und hatten Mühe, unsere Umgebung zu begreifen.

Um einen klaren Kopf zu bekommen, müssen wir einen Schritt zurücktreten und das Gesamtbild betrachten. Wenn sich der Boden instabil anfühlt, ist das oft ein Zeichen für seismische Aktivitäten unter der Oberfläche. Unsere Branche befindet sich mitten in einer tektonischen Verschiebung vom Zeitalter der mobilen Datenverarbeitung hin zu einer neuen Wachstumsphase, die durch eine Reihe von neuen Anwendungen wie IoT, künstliche Intelligenz und 5G-Konnektivität angetrieben wird. Die Zahl der vernetzten Geräte wird in die Billionen gehen, was zu einem ebenso explosiven Wachstum des Datenverkehrs in den weltweiten Netzen führen wird.

Jede Ebene der Elektronik-Lieferkette ist bestrebt, sich an die Herausforderungen und Möglichkeiten anzupassen, die sich in dieser kommenden Ära der "vernetzten Intelligenz" ergeben. Systementwickler passen sich an, indem sie Infrastrukturen und Geräte entwickeln, die für die Verwaltung, Analyse und Verarbeitung dieser Daten ausgelegt sind - sowohl in der Cloud als auch vor Ort. Die Chipdesigner verlagern ihren Schwerpunkt von der allgemeinen Datenverarbeitung auf die domänenspezifische Datenverarbeitung, bei der eine eindeutig definierte Architektur die Leistung drastisch erhöhen und den Stromverbrauch für eine hochspezialisierte Anwendung wie das maschinelle Lernen reduzieren kann. Und die Hersteller stellen sich auf das bevorstehende Ende des Mooreschen Gesetzes ein. Es ist kein Geheimnis, dass die Skalierung der Transistoren - der Motor, der die Branche fast 50 Jahre lang angetrieben hat - langsam ausläuft.

Wie können sich Siliziumgießereien also anpassen?

Im Kern ist das Mooresche Gesetz ein wirtschaftliches Modell. Es geht darum, mehr Fähigkeiten zu geringeren Kosten bereitzustellen. Wie alle nützlichen Geschäftsmaximen hängt es von der Fähigkeit ab, Werte zu schaffen. In der Halbleiterindustrie haben wir uns angewöhnt zu glauben, dass Wertschöpfung nur durch Transistorvergrößerung möglich ist. Tatsächlich gibt es aber viele Möglichkeiten, den Nettoeffekt des Mooreschen Gesetzes zu erreichen, und nicht alle erfordern jährliche F&E- und Investitionsausgaben in Milliardenhöhe.

In einer datenzentrierten Welt ist die Energieeffizienz eine grundlegende Kennzahl. Die pro Bit verbrauchte Leistung muss minimiert werden, um die Datenrate innerhalb eines begrenzten Leistungsrahmens weiter zu steigern. Da wir uns den von der Physik definierten Grenzen nähern, ist die Verkleinerung von Transistoren nicht mehr der beste Weg, um den Stromverbrauch zu senken. Der Übergang zu domänenspezifischen Architekturen im Rechenzentrum und am Rande des Rechenzentrums eröffnet neue architektonische Möglichkeiten, die auf der Fertigungsebene durch neue Materialien, verbesserte Transistoren und Fortschritte beim Packaging unterstützt werden können.

Bei GLOBALFOUNDRIES haben wir unseren Kurs geändert, um uns an die Realitäten dieser neuen Ära anzupassen. Ich habe die Gründe für unsere jüngste Strategieänderung in mehreren Foren dargelegt, so dass ich sie hier nicht noch einmal wiederholen werde. Ich empfehle Ihnen, sich dieses Video-Interview mit Dan Hutcheson von VLSI Research anzusehen, um weitere Informationen zu erhalten. Obwohl unsere Entscheidung, die Investitionen weg von der Spitzenforschung zu verlagern, viel Aufmerksamkeit erregt hat, war dieser "Schwenk" nur ein Teil einer größeren Umstrukturierung, die im Unternehmen im Gange ist.

Während wir diesen Wandel 2019 und darüber hinaus fortsetzen, werden wir erhebliche Investitionen in Forschung und Entwicklung tätigen, um unsere bestehenden Technologieplattformen mit einer Reihe von differenzierten Funktionen zu verbessern. Wenn wir einen ausgereiften Knotenpunkt um eine Funktion wie den Hochspannungsbetrieb erweitern, verwandelt er sich von einem handelsüblichen Prozess in eine Technologie mit echtem Mehrwert für die Kunden. Das ist nichts Neues - unsere Fabriken in Singapur arbeiten schon seit Jahren auf diese Weise, und sie können große Gewinnspannen vorweisen. Wir werden dieses Modell auf unser gesamtes Portfolio übertragen, einschließlich unserer fortschrittlichsten Technologien. Unsere Entwicklungsteams haben bereits gezeigt, dass sie durch eine Kombination von Architektur-, Speicher- und Verpackungsinnovationen auf unserer 12-nm-Plattform eine fast doppelt so hohe Verbesserung des Stromverbrauchs im Vergleich zur traditionellen Knotenmigration erzielen können.

Diese differenzierten Merkmale werden jedoch nicht isoliert entwickelt. Sie können nur dann einen wirklichen Nutzen bringen, wenn sie in Zusammenarbeit mit innovativen Kunden entwickelt werden, die in der Lage sind, von wachstumsstarken Märkten zu profitieren. Wir gehen enge Partnerschaften mit einer neuen Art von Kunden ein, die sich auf mehreren Ebenen vom Silizium bis zu den Systemen engagieren. Synaptics ist ein gutes Beispiel dafür. Sie haben unsere 22FDX-Technologie als einzige Plattform für ihre Sprach- und Multimediaverarbeitungsprodukte der nächsten Generation für den IoT-Markt übernommen. Unsere Teams haben Hand in Hand gearbeitet, um die einzigartigen Eigenschaften von 22FDX zu nutzen, wie z. B. den extrem stromsparenden Betrieb und die unübertroffene HF-Leistung. Weitere Informationen von Synaptics-CEO Rick Bergmann finden Sie in diesem Video seiner Keynote auf unserer GTC 2018-Konferenz Anfang des Jahres.

Damit GF wirklich relevant ist, brauchen wir mehr als nur differenzierte Angebote. Die Kunden haben deutlich gemacht, dass sie einen foundry Partner mit einem nachhaltigen Geschäftsmodell brauchen, damit sie sicher sein können, dass ihre Technologieinvestitionen auch in den kommenden Jahren Rendite abwerfen. Wir haben einen neuen Schwerpunkt auf die finanzielle Leistung gelegt und werden diesen Fokus 2019 und darüber hinaus weiter forcieren. Unsere Entscheidung, Investitionen von der Spitze weg zu verlagern, hat eine enorme Menge an Ressourcen freigesetzt, und wir werden nach weiteren Möglichkeiten zur Verbesserung unserer Kostenstruktur suchen. Erwarten Sie weitere Änderungen an unserem Technologieportfolio, da wir uns auf die differenziertesten Angebote konzentrieren, und rechnen Sie mit einer Verfeinerung unserer Produktionskapazitäten, da wir unser Kapazitätsprofil optimieren wollen.

GF feiert im März 2019 sein 10-jähriges Bestehen. In den letzten zehn Jahren hat sich in unserem Unternehmen und in der gesamten Branche viel verändert, aber eines ist gleich geblieben: Halbleiter sind entscheidende Komponenten der globalen technologischen Revolution. Im Jahr 2018 wird der Halbleitersektor von einigen Analysten auf über 500 Milliarden US-Dollar geschätzt. Diese Zahl ist zwar beeindruckend, unterschätzt aber den Beitrag unserer Branche zum 2-Billionen-Dollar-Elektronik-Ökosystem erheblich. Da wir uns mit einem sich schnell verändernden Markt und grundlegenden Veränderungen bei den Grundlagentechnologien auseinandersetzen, müssen wir uns gemeinsam dafür einsetzen, mehr von dem von uns geschaffenen Wert zu erfassen, um auch in Zukunft Innovationen voranzutreiben.

Über den Autor

Dr. Thomas Caulfield

Dr. Thomas Caulfield ist der Vorstandsvorsitzende von GlobalFoundries. Vor seiner Ernennung zum CEO war Tom Caulfield Senior Vice President und General Manager der hochmodernen 300-mm-Halbleiter-Waferproduktionsanlage (Fab 8) des Unternehmens in Saratoga County, New York. Caulfield, der im Mai 2014 in das Unternehmen eintrat, leitete den Betrieb, die Erweiterung und den Hochlauf der Halbleiterproduktion in Fab 8.

Caulfield kann auf eine lange Karriere zurückblicken, in der er bei führenden Technologieunternehmen in den Bereichen Technik, Management und globale Betriebsführung tätig war. Zuletzt war Caulfield als President und Chief Operations Officer (COO) bei Soraa tätig, dem weltweit führenden Entwickler von GaN auf GaNTM (Galliumnitrid auf Galliumnitrid) Festkörperbeleuchtungstechnologie. Vor seiner Tätigkeit bei Soraa war Caulfield Präsident und COO von Ausra, einem führenden Anbieter von groß angelegten Solarenergielösungen zur Stromerzeugung und industriellen Dampferzeugung. Davor war Caulfield als Executive Vice President für Vertrieb, Marketing und Kundendienst bei Novellus Systems, Inc. tätig.

Davor war Caulfield 17 Jahre lang bei IBM in verschiedenen Führungspositionen tätig, zuletzt als Vice President of 300mm Semiconductor Operations für die Microelectronics Division von IBM, wo er den hochmodernen Wafer-Fertigungsbetrieb in East Fishkill, NY, leitete.

von: Dave Lammers

Angesichts der Verlangsamung traditioneller Märkte und der Skalierung nach dem Mooreschen Gesetz arbeitet die Halbleiterindustrie hart daran, sich selbst neu zu erfinden, um die Bedürfnisse neuer Märkte wie künstliche Intelligenz, autonome Fahrzeuge, das Internet der Dinge und andere zu erkennen.

Am faszinierendsten ist vielleicht die künstliche Intelligenz, deren Rechenparadigmen sich deutlich von den traditionellen Prozessor-Speicher-Ansätzen unterscheiden können. "Lange Zeit waren Mustererkennung und kognitive Aufgaben wie das Erkennen und Interpretieren von Bildern, das Verstehen gesprochener Sprache und die automatische Übersetzung Schwachpunkte für Computer", sagte Damien Querlioz, ein französischer Forscher, der auf der jüngsten Internationalen Elektronenbautagung in San Francisco über "Emerging Device Technologies for Neuromorphic Computing" sprach.

Seit etwa 2012 hat sich der Fortschritt in der KI beschleunigt, sowohl in der Trainings- als auch in der Inferenzphase, aber der Stromverbrauch ist immer noch eine große Herausforderung, wenn herkömmliche Rechnerarchitekturen verwendet werden. Querlioz, Forscher am französischen Nationalen Labor CNRS, nannte ein anschauliches Beispiel: das berühmte Go-Spiel, das 2016 zwischen Googles AlphaGo und Lee Sedol, einem Weltmeister in diesem Spiel, gespielt wurde. Sedols Gehirn verbrauchte während des Wettkampfs etwa 20 Watt, während AlphaGo schätzungsweise mehr als 250.000 Watt benötigte, um seine CPUs und GPUs am Laufen zu halten.

Seitdem wurden bei Google und anderswo zwar Leistungsverbesserungen vorgenommen, aber die Bemühungen um neue, weniger stromhungrige Geräte für die neuromorphe Datenverarbeitung werden immer intensiver.

Ted Letavic, Senior Fellow für strategisches Marketing bei GlobalFoundries, sagte, er denke über KI in Etappen nach, eine Zeitachse, die von der Verbesserung herkömmlicher Rechentechnologien zu radikal neuen Geräten und Architekturen führt, die viel weniger Strom verbrauchen. Auf der gesamten Zeitachse wird fortschrittliches Packaging eine Schlüsselrolle spielen.

"Wir können bestehende Technologien nutzen und Derivate hinzufügen, indem wir DTCO (Design Technology Co-Optimization) einsetzen, um bis auf die Ebene der Bitzellen zu optimieren", so Letavic. Die Technologen von GF entwickeln Möglichkeiten zur Reduzierung des Stromverbrauchs und zur Steigerung der Leistung für die 14/12-nm-FinFET-Plattform, darunter Dual Work Function SRAMs, schnellere und stromsparende Multiply-Accumulate-Elemente (MAC), Zugriff auf SRAM mit höherer Bandbreite und andere. Die FD-SOI-basierten FDX-Prozesse verbrauchen auch viel weniger Strom, insbesondere wenn Back-Biasing-Techniken eingesetzt werden. Mit diesen Technologien im Werkzeugkasten des Entwicklers können die Kunden laut Letavic "die der KI inhärenten Elemente mit einem viel geringeren Stromverbrauch neu entwerfen, als wenn sie direkt zu 7 nm übergehen würden".

Parallel zu diesen DTCO-Verbesserungen laufen weltweit Forschungs- und Entwicklungsarbeiten für eingebettete Speicher- und In-Memory-Compute-Lösungen auf der Grundlage von Phase-Change-Memory (PCM), Resistive RAM (ReRAM) und Spin-Torque-Transfer-Magnetic RAM (STT-MRAM) sowie FeFET. Ein PCM-basierter Chip, der am IBM Almaden Research Center unter der Leitung von Jeff Welser entwickelt wurde, hat große Fortschritte gemacht, so Querlioz auf der IEDM-Tutorial-Sitzung, und auch STT-MRAM- und ReRAM-basierte KI-Prozessoren sind sehr vielversprechend. "Wir haben jetzt ein riesiges Potenzial, die Elektronik für kognitive Aufgaben und Mustererkennung neu zu erfinden", sagte Querlioz.

Laut Letavic treibt der langfristige Bedarf an einer Reduzierung des Stromverbrauchs, insbesondere bei der Inferenzverarbeitung, eine Vielzahl von Start-ups zur Entwicklung neuer KI-Lösungen an. GF arbeitet eng mit mehreren von ihnen sowie mit den langjährigen Partnern AMD und IBM zusammen.

"Wir können mit DTCO-Verbesserungen des von-Neumann-Computings nur so weit kommen. Der nächste Schritt, der über disaggregierte Logik und Speicher hinausgeht, ist die Umstellung auf Compute-in-Memory und analoges Computing", sagte Letavic. Außerdem müssen die Befehlssatzarchitekturen (ISAs), die der Industrie seit 35 Jahren gute Dienste geleistet haben, durch neue Software-Stacks und Algorithmen ersetzt werden. "Wenn wir zu domänenspezifischen Berechnungen übergehen, muss jemand die Software neu erfinden. IBM hat einige wirklich gute Erkenntnisse über den Software-Stack", sagte er.

"Alle müssen diesen Schritt in Richtung KI gemeinsam gehen. Die Foundries werden Hand in Hand mit den führenden Kunden gehen, und wir können die Algorithmen nicht von der Technologie trennen", sagte Letavic und bezog sich dabei auf die enge Zusammenarbeit bei STCO (System Technology Co-Optimization). "STCO ist eine natürliche Erweiterung von DTCO auf dem Weg in die vierte Ära des Computing. Auf dem Weg zum domänenspezifischen Computing ist dies eine Entwicklung, die wir alle gemeinsam vollziehen werden."

Verpackungen helfen, Kosten zu senken

Während die Fortschritte auf dem Gebiet des Siliziums - einschließlich Dual-Work-Function-Metalle im Gate-Stack, FD-SOI und STT-MRAM - die Leistung verbessern werden, sagt Letavic, dass das Packaging eine ebenso große Rolle spielen wird, da die Unternehmen dazu übergehen, heterogene Bauelemente zu verbinden, die mit dem optimalen Prozess für jede Funktion hergestellt werden. "Ich denke, dass 2,5D und 3D nach 20 Jahren der Diskussion zum Mainstream werden. Wir werden bei der Verpackung eine ebenso große, wenn nicht sogar größere Differenzierung sehen wie bei den Siliziumströmen."

Kevin Krewell, leitender Analyst bei Tirias Research, sagte, dass die Arbeit, die mit Advanced Micro Devices geleistet wird, GF einen Vorteil verschafft, wenn Unternehmen zwei oder mehr Chiplets in einem einzigen Gehäuse unterbringen. Zuvor hatten AMD und Intel einen AMD Radeon-Grafikprozessor mit einer Intel-CPU in einem einzigen Gehäuse kombiniert. Jetzt verstärkt AMD seine Epyc-Server-CPU-Linie durch den Einsatz der Infinity-Fabric-Verbindungstechnologie von AMD. Der kommende "Rome"-Serverprozessor wird über mehrere CPU- und Cache-Speicher-Chips verfügen, die mit einem von GF gefertigten 14-nm-Chiplet verbunden sind, das die E/A-Verbindungen zu DRAM und PCI-Bus bereitstellt.

Durch die Aufteilung von Aufgaben und die Verwendung des optimalen Prozesses für jede Funktion werden Chiplets, die über Hochgeschwindigkeitsverbindungen verbunden sind, die Art und Weise verändern, wie Prozessoren für verschiedene Märkte entwickelt werden, sagte Krewell und wies darauf hin, dass Nvidia, Intel und andere Hochgeschwindigkeits-Chip-to-Chip-Verbindungen unterstützen.

"Ich erwarte, dass wir mehr davon sehen werden, wenn wir eine Mischung von Prozessknoten in einem Chiplet-Design verwenden. Vor allem die E/A-Funktionen lassen sich nicht gut auf 7 nm skalieren, und selbst bei 7 nm nehmen diese Funktionen viel Platz in Anspruch. Manchmal ist es sinnvoll, die E/A-Funktionen in einem älteren Chip unterzubringen. In der Vergangenheit wurden PC-Chipsätze in einem N-minus-1-Prozess hergestellt, als Teil einer Strategie zur Auslastung der Produktionsstätten. Es ist sehr sinnvoll, diese Funktionen in den richtigen Prozessknoten einzubauen, der die E/A verarbeiten kann und in dem sie pro Transistor nicht so teuer sind", so Krewell.

Letavic sagte, dass die Systemhersteller eine heterogene Integration fordern, bei der verschiedene Formen des fortschrittlichen Packaging zum Einsatz kommen, wie Interposer, vertikale Through-Silicon-Vias (TSVs), spezielle Laminate, Fan-outs und andere. Diese Strategie wird auch den photonischen Verbindungen zugute kommen, da die Optoelektronik höhere Bitraten liefern kann, als einige elektrische Verbindungen unterstützen können.

Bob O'Donnell, leitender Analyst des Marktforschungsunternehmens TECHnalysis, sagte, dass die Chiplet-Strategie noch einen weiten Weg vor sich hat, bis branchenweite Standards festgeschrieben sind. Bis dahin werden Unternehmen wie AMD und andere ihre eigenen internen Technologien nutzen, um mehrere Chiplets in SoCs zu verbinden.

"Ab einem bestimmten Punkt wird die Komplexität überwältigend, und dann beginnen die Unternehmen, wieder nach Vereinfachung zu suchen. Das Problem besteht darin, ein fruchtbares Ökosystem zwischen mehreren Anbietern zu schaffen, das es den Verpackungsunternehmen ermöglicht, verschiedene Teile von mehreren Unternehmen zu verpacken. Diese Standards sind noch nicht festgeschrieben worden."

O'Donnell sagte, dass das Bestreben, die optimale Technologie für jede Funktion zu verwenden, vor allem durch die hohen Kosten für das Design und die Herstellung großer SoCs in einem 7-nm-Prozess motiviert ist, zum Beispiel.

"Das Grundkonzept von Chiplets besteht ironischerweise darin, dass wir Dinge auseinandernehmen, die in der Vergangenheit integriert waren. Die Industrie war in der Lage, Systeme in weniger Komponenten zu integrieren, bis hin zu SoCs, die fast alles in einem einzigen Chip enthalten. Aber jetzt gibt es eine Verlangsamung, weil es aus technischer Sicht einfach viel schwieriger ist. Die Entwicklungskosten bei 7nm sind extrem hoch, und die Herausforderungen aus Sicht der Fertigung sind einfach verrückt."

Letavic sagte, dass fortschrittliches Packaging Vorteile "auf Chipebene und auf Systemebene" bieten wird. Wir sehen dies bereits in den Rechenzentren. Es wird sich durchsetzen, und es wird noch mehr werden.

Über den Autor

Dave Lammers

Dave Lammers schreibt für Solid State Technology und ist Blogger für die Foundry Files von GF. Dave Lammers begann über die Halbleiterindustrie zu schreiben, als er Anfang der 1980er Jahre im Tokioter Büro von Associated Press arbeitete, einer Zeit des schnellen Wachstums der Branche. 1985 wechselte er zur E.E. Times, für die er in den folgenden 14 Jahren von Tokio aus über Japan, Korea und Taiwan berichtete. Im Jahr 1998 zogen Dave, seine Frau Mieko und ihre vier Kinder nach Austin, um ein texanisches Büro für die E.E. Times einzurichten. Als Absolvent der University of Notre Dame erwarb Dave einen Master-Abschluss in Journalismus an der University of Missouri School of Journalism.

von: Gary Dagastine

Wann immer ein Unternehmen einen größeren Strategiewechsel und eine Umstrukturierung ankündigt, wie es GF mit der Abkehr von der Entwicklung der 7-nm-FinFET-Technologie getan hat, ist es verständlich, dass Verwirrung, Unsicherheit und Missverständnisse entstehen können.

Der beste Weg, diese Bedenken zu zerstreuen, ist ein objektiver Blick auf die Situation: Die Nachfrage nach Chips für die Automobil-, IoT-, Mobilitäts- und Rechenzentrums-/Wireless-Infrastrukturmärkte wächst stark. Das eröffnet viele neue Möglichkeiten, das breite Portfolio an bestehenden, bewährten Technologien von GF zu nutzen, indem man sie speziell für diese Märkte anpasst oder differenziert. Darüber hinaus handelt es sich bei vielen potenziellen Kunden in diesen Bereichen um Start-ups oder nicht-traditionelle Firmen, die von dem wachsenden Dienstleistungsangebot von GF profitieren können. Der Ausstieg aus der enorm teuren FinFET-Skalierung ermöglicht es GF daher, seine Ressourcen umzuschichten, um diese Chancen besser zu nutzen.

Dr. Gary Patton, Chief Technology Officer und Senior Vice President of Worldwide Research and Development von GF, erläuterte diese Branchendynamik und die Technologiestrategie von GF in einer Grundsatzrede auf der kürzlich stattgefundenen Global Semiconductor Alliance (GSA) Silicon Summit East 2018 Forum in Saratoga Springs, NY. The Foundry Files hat sich danach mit ihm zusammengesetzt, um mehr zu erfahren.

FF: Seit Jahrzehnten hängt der Fortschritt in der Elektronik davon ab, dass die Transistoren immer kleiner werden, um die Geschwindigkeit und die Verarbeitungsleistung integrierter Schaltungen zu erhöhen. Was hat sich geändert?

Gary: Die Skalierung ist bei Chips für Hochleistungsrechner nach wie vor sinnvoll, aber andernorts werden die Vorteile, die sich aus der Befolgung des Mooreschen Gesetzes ergeben, immer geringer, da die Skalierungskosten eskalieren. Das bedeutet jedoch nicht, dass die Innovation am Ende ist. Die gute Nachricht ist, dass die bestehenden Technologien inzwischen so leistungsfähig sind, dass durch die Hinzufügung neuer Funktionen und ihre Kombination auf verschiedene Weise neue Architekturen und Berechnungsmethoden möglich sind. Was wirklich passiert, ist eine Verschiebung von einem allgemeinen Computing-Ansatz hin zu einem eher branchen- oder domänenspezifischen Ansatz.

FF: Wie profitiert GF von dieser Entwicklung?

Gary: Sehr erfolgreich, wenn man bedenkt, dass ein Großteil unseres Umsatzes bereits aus differenzierten Angeboten stammt. Die vier Säulen, auf die sich alles stützt, was wir tun, sind unsere FDX-, FinFET-, RF- und Power/Mixed-Signal-Technologien (AMS).

Unsere FDX-Technologie wurde speziell für die stromsensiblen Anwendungen von heute entwickelt. Sie bietet eine niedrige Aktiv- und Standby-Leistung und dennoch die erforderliche Dichte und Leistung. Sie bietet eine unübertroffene HF-Leistung für ständige Konnektivität, niedrige Latenzzeiten und höhere Datenraten, um RF-gesteuertes IoT Wirklichkeit werden zu lassen. Das Interesse von Kunden, die Chips für das IoT entwickeln, ist groß, zumal sich das IoT in den kommenden Jahren von WiFi- zu RF-fähigen Geräten verlagern wird. Insgesamt werden wir in diesem Jahr etwa 20 FDX-Produktions-Tapeouts haben, und wir erwarten, dass sich diese Zahl im nächsten Jahr mehr als verdoppeln wird.

Im Bereich FinFETs richten wir unsere Roadmap neu aus, um die nächste Welle von Kunden zu bedienen, die diese Technologie in den kommenden Jahren einführen werden. Wir haben unsere Entwicklungsressourcen verlagert, um unsere 14/12-nm-FinFET-Plattform durch die Bereitstellung einer Reihe innovativer IP und Funktionen für diese Kunden noch relevanter zu machen. So arbeiten wir beispielsweise für neue Unternehmens-, Cloud- und Kommunikationsanwendungen an einem einmalig und mehrfach programmierbaren (OTP/MTP) eingebetteten nichtflüchtigen Speicher (eNVM), der eine extrem hohe Sicherheitsleistung bietet. Diese basieren auf der physikalisch nicht nachweisbaren und nicht klonierbaren Charge-Trapping-Technologie von GF und werden marktführende Sicherheitslösungen ermöglichen. Außerdem bieten sie ein höheres Maß an SoC-Integration. Unsere NVM-Lösungen erfordern keine zusätzlichen Verarbeitungs- oder Maskierungsschritte und weisen eine bis zu doppelt so hohe Dichte auf wie ähnliche OTP-Lösungen, die auf dielektrischer Sicherungstechnologie basieren.

Im Bereich RF verfügt GF über ein reichhaltiges Portfolio an Angeboten, die gut zu den vorgeschlagenen Architekturen passen und die weiter entwickelt werden, um 5G und andere Anforderungen zu erfüllen. RF FDX zum Beispiel ermöglicht eine tiefe Abdeckung, massive Verbindungen und einen geringen Stromverbrauch für das Schmalband-IoT, während die RF-FinFET-Technologie eine hervorragende Skalierung und einen hohen Stromverbrauch bietet. RFSOI ermöglicht Kunden den Aufbau von hochmodernen LNAs/Schaltern und die Integration von Steuerfunktionen für RF-Front-End-Module, Phased Arrays und Millimeterwellen-Beamforming. Unsere verschiedenen SiGe-basierten RF-Angebote sind auf eine lange Liste von Anwendungen mit niedrigem und hohem Stromverbrauch abgestimmt, darunter Kfz-Radar/Lidar, Basisstationen, drahtgebundene/optische/mmWellen- und Phased-Array-Kommunikation. Übrigens verwenden Kunden zunehmend unsere SiGe-basierten Produkte mit CMOS-Integration, um die GaAs-Prozesse zu ersetzen, die bisher für Mobilfunk- und Wi-Fi-Leistungsverstärker verwendet wurden.

Unser AMS-Angebot umfasst eine breite Palette von Prozessknoten (180-40nm) und Spannungen (3-700 Volt) und bietet Kunden eine hervorragende Auswahl an Funktionen und Preispunkten. Unsere BCD/BCDLite- und Hochspannungs-Technologien basieren auf dem effizienten HV-CMOS-Prozess von GF und umfassen Leistungs- und Hochspannungstransistoren, analoge Präzisions-Passivbausteine und NVM-Speicher für eine breite Palette traditioneller und neuer Mobilitäts-, Automobil-, IoT- und anderer Anwendungen.

FF: Sie haben in Ihrem Vortrag erwähnt, dass fortschrittliche Verpackungen ein wichtiges Unterscheidungsmerkmal für GF sind. Inwiefern?

Gary: Die leistungsstarken und kostengünstigen 2,5D-, 3D- und Silizium-Photonik-Technologien von GF unterstützen jede der vier Säulen und zielen direkt auf neue Anwendungen wie 5G, Netzwerke/Basisstationen, KI/ML und fortschrittliche Automobillösungen.

Unsere Through-Silicon-Via (TSV)-Technologie eignet sich beispielsweise gut für differenzierte Anwendungen wie TSVs für RF-Anwendungen, geerdete TSVs für Leistungsverstärker und isolierte TSVs für das Stapeln von Antennen und/oder anderen passiven Bauelementen auf RF-Die (für eine hervorragende Signalintegrität und/oder eine erhebliche Größenreduzierung von mobilen Front-End-Modulen). Wenn TSVs durch 2,5D- und 3D-Die-Stacking implementiert werden, können sie außerdem eine geringere Latenzzeit und einen geringeren Stromverbrauch ermöglichen, da der Speicher näher an die Logik heranrückt. Die-Stacking kann erhebliche Kostenvorteile durch heterogene Die-Partitionierung und Funktionswiederverwendung bieten, wie z. B. die Aufteilung von E/A-, Logik- und Speicherfunktionen auf kleinere, kostengünstigere Die unter Verwendung von Stacking-Package-Architekturen im Vergleich zum traditionellen monolithischen 2D-Design.

Im Hinblick auf Silizium-Photonik-ICs (SiPh) verfügen wir sowohl über eine Fiber-Attach- als auch eine Laser-Attach-Packaging-Technologie, die im Rahmen des SiPh-Angebots von GF foundry angeboten wird.

Wir haben die Qualifizierung unserer fortschrittlichen Verpackungsangebote bei den wichtigsten OSATs durchgeführt. Für 3D-Verpackungen werden wir je nach den thermischen Anforderungen des Produkts mehrere Optionen für thermische Lösungen an den OSATs unterstützen. Ich möchte auch darauf hinweisen, dass wir eine Testtechnologie für alle unsere fortschrittlichen Verpackungslösungen entwickelt haben, um Kunden dabei zu helfen, sich mit ihnen vertraut zu machen und ihre Projekte zu beschleunigen.

FF: Was können Sie zu den Forschungsaktivitäten von GF sagen, nachdem sich das Unternehmen von den extrem skalierten CMOS-Systemen entfernt hat?

Gary: Zunächst einmal gab es den Eindruck, dass wir uns ausschließlich auf die Spitzenforschung konzentrierten oder dass dies die einzige Forschung war, die für uns wirklich wichtig war, aber das war einfach nicht der Fall. Wir haben schon immer Forschung und Entwicklung betrieben, um unsere bestehenden Angebote mit neuen Funktionen auszustatten, neue Fähigkeiten hinzuzufügen, ihre Leistung zu steigern und/oder ihre Kosten zu senken. Unsere FinFET-Technologie ist ein gutes Beispiel dafür. Zunächst haben wir erfolgreich einen MIM-Kondensator in den Interconnect integriert, was zu einer Leistungssteigerung von 10 % führte. Dann haben wir neue IP-Bibliotheken entwickelt und eine weitere Leistungssteigerung von 5 % erreicht. Zurzeit verbessern wir die HF-Fähigkeiten dieser bewährten Bauelemente mit Blick auf die Einführung von 5G.

Mit dem GF-Pivot liegt unser Forschungsschwerpunkt auf einer aggressiveren Differenzierung unserer bewährten Technologien, d. h. auf der Entwicklung von Derivaten, die neue Anwendungen ermöglichen, um die neuen Möglichkeiten zu nutzen, die wir erörtert haben.

FF: Wo wird diese Arbeit stattfinden?

Gary: Wir haben eine große F&E-Gruppe in Malta, deren Schwerpunkt auf der Entwicklung differenzierter CMOS-Technologie liegt. Unser Team in East Fishkill arbeitet an Silizium-Photonik, HF- und Gehäusetechnologie - Schlüsselbereiche für unsere Differenzierung. In Singapur betreiben wir eine bedeutende Forschungs- und Entwicklungsarbeit im Bereich differenzierter Leistungs- und RF-Technologien bei 40 nm und größeren Nodes, während in Burlington unsere branchenführenden RF-Lösungen entwickelt werden. Wir arbeiten weiterhin mit Universitäten auf der ganzen Welt zusammen und beteiligen uns an Industrieforschungskonsortien wie imec, Fraunhofer und IME zu einer Reihe von Themen, die auf unsere besten Marktchancen ausgerichtet sind.

FF: Irgendwelche abschließenden Bemerkungen?

Gary: Ein Unternehmen ist nur so gut wie seine Mitarbeiter, und ich bin sehr stolz auf unsere Erfolgsbilanz bei den First-Time-Right Client Tapeouts in unseren weltweiten Produktionsstätten. Das ist bei so komplexen Technologien nicht einfach und ein Beweis für das Talent, die Professionalität und den Fleiß unserer Kollegen und Ingenieure.

Über den Autor

Gary Dagastine

Gary Dagastine ist Autor, der über die Halbleiterindustrie für EE Times, Electronics Weekly und viele spezialisierte Medien berichtet hat. Er ist mitwirkender Redakteur der Zeitschrift Nanochip Fab Solutions und Direktor für Medienbeziehungen für das IEEE International Electron Devices Meeting (IEDM), die weltweit einflussreichste Technologiekonferenz für Halbleiter. Er begann seine Laufbahn in der Branche bei General Electric Co., wo er die Kommunikationsabteilung von GE in den Bereichen Stromversorgung, Analogtechnik und kundenspezifische ICs unterstützte. Gary ist ein Absolvent des Union College in Schenectady, New York.

Von: Manuel Sellier

Vollständig verarmtes Silizium-auf-Isolator (FD-SOI) beruht auf einem einzigartigen Substrat, dessen Schichtdicken auf atomarer Ebene kontrolliert werden. FD-SOI bietet eine bemerkenswerte Transistorleistung in Bezug auf Energie, Leistung, Fläche und Kosten (PPAC) und ermöglicht es, mit einer einzigen Technologieplattform digitale Anwendungen mit niedrigem Stromverbrauch bis hin zu hoher Leistung abzudecken. FD-SOI bietet zahlreiche einzigartige Vorteile, darunter die Fähigkeit zur Versorgung nahe der Schwelle, eine extrem niedrige Strahlungsempfindlichkeit und eine sehr hohe intrinsische Transistorgeschwindigkeit, was sie vielleicht zur schnellsten RF-CMOS-Technologie auf dem Markt macht. Zusätzlich zu diesen Vorteilen ist FD-SOI die einzige CMOS-Technologie, die die Möglichkeit bietet, die Schwellenspannung der Transistoren dynamisch durch Body Bias zu steuern (Abbildung 1).

Um zu erläutern, warum Body Bias eine so bahnbrechende Funktion ist, beginnen wir mit den Problemen, die sie zu lösen hilft. Auf der Suche nach einer höheren Energieeffizienz sehen sich Digitalentwickler mit zwei großen Herausforderungen konfrontiert. Die erste bezieht sich auf die Auswirkungen von Variationen, die die eigentliche Chipspezifikation, die durch die Extremfälle von Variationen (die so genannten "Ecken") definiert wird, verändern. Dies führt in der Regel zu einer erheblichen Verschlechterung der Energieeffizienz des Chips (siehe Abbildung 2). Um die Energieeffizienz zu optimieren, setzen Produktingenieure daher häufig Kompensationstechniken ein (vgl. Abbildung 3). Die gebräuchlichste Kompensationstechnik basiert auf der adaptiven Spannungsskalierung (AVS), d. h. auf dem Spiel mit der Höhe der Versorgungsspannung in Abhängigkeit von der Prozesszentrierung des Chips. Diese Technik ist in Mobiltelefonen zur Prozesskompensation weit verbreitet, stößt aber auf dem Automobil- und IoT-Markt auf erhebliche Einschränkungen, da sie sich stark auf die Zuverlässigkeit auswirkt, eine effiziente Temperatur- und Alterungskompensation schwierig zu implementieren ist und die meisten Entwicklungsunternehmen über neues und spezifisches Design-Know-how verfügen müssen.

Das zweite Problem liegt in der Optimierung des Energieverbrauchs. Mit der fortgeschrittenen Technologie ist die Skalierung der Leckleistung höchstwahrscheinlich das kritischste zu lösende Problem geworden. Es ist wichtig, die Höhe der Leckleistung mit der Höhe der dynamischen Leistung in Einklang zu bringen. Bei CMOS-Technologien sind die Parameter, die die Leckleistung bestimmen (Vth, Gate-Länge), jedoch meist statisch und durch den Prozess definiert. Es gibt daher keine Möglichkeit zur adaptiven Leckageoptimierung, außer durch Abschaltung ganzer Teile der Schaltung. Der Energiepunkt, d. h. das Gleichgewicht zwischen dynamischer und Leckleistung, ist fest vorgegeben und kann nicht dynamisch verändert werden.

Durch die Steuerung der Transistorschwellenspannung wirkt die Body Bias wie ein Regler, mit dem sich die meisten der oben genannten Probleme lösen lassen, mit denen sich Entwickler konfrontiert sehen, die auf Energieeffizienz abzielen.

Globale Schwankungen können nicht nur sehr effizient abgemildert werden, sondern, was noch wichtiger ist, die Designer können ihre Chips mit reduzierten Design-Ecken für Prozess, Temperatur und Alterung entwerfen und den Kompromiss zwischen Leistung, Performance und Fläche (PPA) bereits bei der Synthese verbessern.

Die Leckage, die exponentiell von der Schwellenspannung abhängt, kann nun dynamisch mit Body Bias verändert werden. Die Energieoptimierung kann dynamisch durchgeführt werden, indem gleichzeitig mit der richtigen Höhe der Versorgungsspannung und der Vorspannung gespielt wird. Der daraus resultierende Gewinn an Energieeffizienz ist doppelt so hoch bei nominaler Vdd und kann bis zum 6-fachen bei ultra-niedriger Spannung ansteigen.

Um Body Bias auf Schaltkreisebene effizient zu implementieren, muss die derzeitige Power-Management-Infrastruktur, die nur die Versorgungsspannung nutzt, geändert werden, um Power-Management-Lösungen zu unterstützen, die sowohl die Versorgungsspannung als auch Body Bias verwalten können.

Dolphin Integration hat in den letzten zwei Jahren mit GF zusammengearbeitet, um die weltweit erste Power-Management-IP-Plattform zu entwickeln. Diese Power-Management-IP-Plattform, die sich nun im 22FDX bewährt hat, besteht aus einem konsistenten Satz konfigurierbarer Spannungsregler, skalierbarer und modularer Power-Management-Einheiten (auch bekannt als PMU-Logik/ACU), Power-IOs und Insel-Gating sowie Spannungsüberwachern.

Damit SoC-Designer das volle PPAC-Potenzial von FD-SOI für ihre SoCs nutzen können, untersuchen die Unternehmen jetzt die Erweiterung dieser Power-Management-IP-Plattform, um die dynamische Steuerung der Stromversorgung und des Body Bias zu ermöglichen. Diese erweiterte Power-Management-IP-Plattform wird die bestehenden Body-Bias-Lösungen nutzen und sie durch anwendungsoptimierte Body-Bias-Generatoren und fortschrittliche Überwachungstechniken ergänzen (siehe Abbildung 5).

Das Vorhandensein dieser Art von Lösungen auf dem Markt trägt dazu bei, dass FD-SOI bei stromsparenden und energieeffizienten Anwendungen besser abschneidet als jede andere Technologie mit PPA. Noch wichtiger ist, dass die Verfügbarkeit einer schlüsselfertigen Body-Bias-Lösung die Einstiegshürden erheblich senkt und dieses FD-SOI-Wertversprechen allen Akteuren zugänglich macht, von Mobilgeräten über IoT bis hin zu Automobilen.

Der Wert von FD-SOI liegt in der Fähigkeit, Body Bias zu nutzen, was im Vergleich zu bestehenden Technologien einen völlig neuen Ansatz in der modernen CMOS-Landschaft darstellt. FD-SOI ist ein Game-Changer, der die Energieeffizienz um eine Größenordnung verbessert. Mit der Unterstützung von Silizium-IP-Anbietern wie Dolphin Integration werden den Kunden neue Infrastrukturen für das Management von Stromverbrauch, Leistung und Zuverlässigkeit zur Verfügung stehen, um die Vorteile dieser Technologie in vollem Umfang zu nutzen und den Weg für künftige Leistungsstandards in IoT und Automotive zu ebnen.

Über den Autor

Manuel Sellier

Manuel Sellier ist Produktmarketingmanager bei Soitec und verantwortlich für die Definition von Geschäftsplänen, Marketingstrategien und Designspezifikationen für die Produktlinien Fully Depleted Silicon-on-Insulator (FD-SOI), Photonics-SOI und Imager-SOI. Bevor er zu Soitec kam, arbeitete er bei STMicroelectronics, zunächst als Digitaldesigner für fortschrittliche Signoff-Lösungen für Hochleistungsprozessoren. Er promovierte über die Modellierung und Schaltungssimulation von fortschrittlichen Metalloxid-Halbleiter-Transistoren (FD-SOI und Fin-Feldeffekt-Transistoren). Er hält mehrere Patente in verschiedenen Bereichen der Technik und hat eine Vielzahl von Artikeln in Fachzeitschriften und auf internationalen Konferenzen veröffentlicht.

Von: Manuel Sellier

Es besteht ein Konsens darüber, dass "Bleeding Edge"-Technologien, d.h. die Fortsetzung des Mooreschen Gesetzes unabhängig von den Kosten der Technologie, den meisten Akteuren der Halbleiterindustrie immer weniger Rendite bringt. In diesem Zusammenhang besteht ein entscheidender Bedarf an mehr Innovationen jenseits der traditionellen CMOS-Skalierung. In der Wertschöpfungskette von Halbleitermaterialien über Bauelemente bis hin zu Dienstleistungen gibt es viele Möglichkeiten für Innovationen, aber die einfachste beginnt bei den Substraten.

RF SOI und FD-SOI sind großartige Beispiele dafür, wie die Industrie die Differenzierung bei den Substraten vorantreibt, um neue Standards für die RF-Kommunikation und Low-Power-Computing zu entwickeln. GLOBALFOUNDRIES hat bei dieser Strategie erfolgreich Pionierarbeit geleistet. Erstens hat sich RF SOI zur De-facto-Technologie für eine große Anzahl von Komponenten des Front-End-Moduls (FEM) in Mobiltelefonen entwickelt. Während es vor 10 Jahren noch fast nichts gab, beläuft sich der Gesamtmarkt für RF-SOI heute auf etwa 1,5 Millionen Wafer (8-Zoll-Äquivalent). Zweitens ist FD-SOI jetzt die Technologie der Wahl für mmWave RF-CMOS-Konnektivität und batteriebetriebene Geräte, die ein sehr hohes Maß an Energieeffizienz erfordern. In diesem Beitrag erfahren Sie, wie Soitec GF mit hervorragenden RF-SOI-Substratlösungen unterstützt.

Wie SOITEC GF mit differenzierter RF SOI-Technologie unterstützt

5G wird die Art und Weise, wie Menschen und Objekte auf der ganzen Welt kommunizieren, rapide verändern. GF und Soitec unterstützen diesen Wandel durch die Bereitstellung innovativer Technologien, die die Entwicklung hin zu 5G und dessen Koexistenz mit anderen bestehenden und zukünftigen Standards unterstützen.

Verschiedene kommunizierende Geräte (Fahrzeuge, Smartphones, "Dinge") erfordern differenzierte Technologien, die das richtige Kosten/Leistungs-Verhältnis bieten, um ihre Einführung und Akzeptanz zu erleichtern. Soitec bietet zwei Familien von RF-SOI-Substraten an: HR-SOI mit einem hochohmigen Basissubstrat und RF Enhanced Signal Integrity TM (RFeSI) SOI, bei dem eine trapreiche Schicht auf dem hochohmigen Basissubstrat aufgebracht wird, um die strengen Linearitätsanforderungen zu erfüllen - beide sind mit Standard-CMOS-Prozessen und Foundries kompatibel.

Diese beiden Substratfamilien sind mit Durchmessern von 200 und 300 mm erhältlich und bieten unterschiedliche Vorteile in Bezug auf Linearität, Einfügungsdämpfung, Isolierung, Rauschzahl und andere Schlüsselspezifikationen und können daher für die Entwicklung und Herstellung verschiedener Blöcke und Funktionen im RF Front End verwendet werden. Die nachstehenden Beispiele dienen nur als Referenz, da sich die Integrationsstrategien der verschiedenen Anbieter von RF Front End Lösungen stark unterscheiden.

• Antennentuner, die eine sehr hohe Linearität erfordern, werden in der Regel auf RFeSI-Substraten realisiert
• Empfänger-/Senderschalter, die eine gute Linearität, geringe Einfügungsdämpfung, hohe Isolierung und einen hohen Integrationsgrad erfordern, können auf HR-SOI- und/oder RFeSI-Substraten hergestellt werden.
• Rauscharme Verstärker (LNA) auf dem Empfangsweg, die typischerweise in Technologieknoten unterhalb von 90nmare implementiert werden, werden üblicherweise auf 300 mm HR SOI-Wafern hergestellt und, wenn sie mit Schaltern und anderen unterstützenden Blöcken in 300 mm RFeSI-Wafern integriert sind.
• Leistungsverstärker könnten vollständig in 300-mm-RFeSi-Substrate mit Schaltern und LNAs für Konnektivität, IoT und 3G/frühe 4G-Mobilfunkanwendungen integriert werden

Dank einer langfristigen strategischen Partnerschaft haben GF und Soitec rechtzeitig Produkte geliefert, die auf die Bedürfnisse eines sehr anspruchsvollen und sich ständig weiterentwickelnden Marktes für HF-Frontends zugeschnitten sind. Diese Partnerschaft erstreckt sich auf viele Bereiche, einschließlich Technik und Fertigung, und sichert modernste Leistung in der Großserienproduktion.

Soitec ist dank einer gemeinsamen Vision der Marktentwicklung in die Roadmap von GF integriert. Das jüngste Beispiel: Die nächste Generation der mobilen und 5G RF Front End 8SW-Technologie von GF wurde entwickelt, um die Vorteile der Soitec-Produkte voll auszuschöpfen.

In einer Halbleiterwelt, in der jeder nach Differenzierung sucht, stellen RF SOI und FD-SOI einzigartige Plattformen dar, die große Vorteile bieten. Der Wert von RF SOI ist inzwischen voll anerkannt. Es wurde von den meisten Akteuren im zellularen FEM-Geschäft übernommen. Mit der zunehmenden Komplexität der Funkgeräte bei 4 und 5G wird es ein weiteres Wachstum geben. Soitec ist bestrebt, diese Branche mit dem richtigen Maß an Kapazität und Qualität zu bedienen.

In unserem nächsten Beitrag werden wir darüber berichten, wie Soitec GF mit hervorragenden FD-SOI-Substratlösungen unterstützt.

Über den Autor

Manuel Sellier

Manuel Sellier ist Produktmarketingmanager bei Soitec und verantwortlich für die Definition von Geschäftsplänen, Marketingstrategien und Designspezifikationen für die Produktlinien Fully Depleted Silicon-on-Insulator (FD-SOI), Photonics-SOI und Imager-SOI. Bevor er zu Soitec kam, arbeitete er bei STMicroelectronics, zunächst als Digitaldesigner für fortschrittliche Signoff-Lösungen für Hochleistungsprozessoren. Er promovierte über die Modellierung und Schaltungssimulation von fortschrittlichen Metalloxid-Halbleiter-Transistoren (FD-SOI und Fin-Feldeffekt-Transistoren). Er hält mehrere Patente in verschiedenen Bereichen der Technik und hat eine Vielzahl von Artikeln in Fachzeitschriften und auf internationalen Konferenzen veröffentlicht.