Der 12LP-Prozess von GF: Hinter den Kulissen

von: Dave Lammers

Ein paar Nanometer sind in der heutigen Halbleiterindustrie von großer Bedeutung. Früher boten die Gießereien einen halben Knoten an, indem sie ein "Litho-Shrink" durchführten, ohne viele Änderungen, außer dem Verschieben der Maske und der Stepper-Konfiguration.

GLOBALFOUNDRIES Wechsel zu einem 12LP-Prozess ist genau das Gegenteil. Es wird dasselbe Patterning wie bei der immer noch starken 14LPP-Plattform verwendet, jedoch mit vielen subtilen Änderungen am Prozess und der Standardzellenbibliothek, um Verbesserungen bei Leistung, Stromverbrauch und Fläche (PPA) zu erzielen. Erstmals im September 2017 mit öffentlicher Unterstützung von Advanced Micro Devices (AMD) angekündigt, wurden die Details der Prozessänderungen in einer Präsentation auf dem 2018 Symposium on VLSI Technology, das Ende Juni in Honolulu stattfand, bekannt gegeben.

Auf der Geschäftsseite hat GF Automobil- und RF/Analog-Module vorbereitet, um diese Märkte mit seinem 12LP-Angebot besser zu unterstützen. Das 12LP-Verfahren erhielt im vergangenen Herbst einen großen Auftrieb, als AMD ankündigte, wichtige Produktlinien schnell auf das 12LP-Verfahren umzustellen. Dann begann ein Kunde aus der Mobilbranche, 12LP für seine Anwendungsprozessoren einzusetzen.

Erin Lavigne, stellvertretender Direktor für das Management der führenden FinFET-Angebote bei GF, sagte: "Das meiste Kundeninteresse gilt künftig 12LP." Kunden, die neue ICs entwerfen, setzen auf die höhere Transistordichte, den Energie- und Leistungszuwachs und die Kosteneinsparungen, die sich aus den kleineren Chipgrößen ergeben.

Da der Werkzeugsatz praktisch derselbe ist, kann der Fertigungskorridor entweder für die 14LPP- oder die 12LP-Produktion "flexibel" gestaltet werden. "Unsere Kapazität ist fungibel", sagte Lavigne. "AMD ist zwar ein strategischer Schlüsselkunde von uns, aber Fab 8 ist nicht nur mit AMD ausgelastet. Wir können alle unsere Kunden unterstützen und gleichzeitig den Bedarf von AMD abdecken. Neben unseren beiden Hauptkunden ist die Pipeline mit schnellen Nachfolgern in den Segmenten Consumer, KI, Automotive und Industrie explodiert", so Lavigne.

Hsien-Ching Lo, stellvertretender Direktor für Technologieentwicklung bei GF, sagte, dass GF in einem wichtigen Bereich - dem Back End of the Line (BEOL) - einen anderen Ansatz als die Wettbewerber von foundry gewählt hat. Während andere Foundries den M2-Pitch verkleinert haben, um die Die-Größe zu reduzieren, verwendet der GF 12LP den gleichen 64nm M2-Pitch wie sein 14LPP-Prozess. Diese Strategie ermöglicht es den Kunden, Leistung, Stromverbrauch und Fläche (PPA) zu verbessern und gleichzeitig die Nacharbeit am Design zu minimieren.

Diese Aussage wurde auf der VLSI-Konferenz in Hawaii bestätigt. In einer Präsentation des 11LP-Prozesses von Samsung ( Foundry ) wurde die Möglichkeit beschrieben, entweder eine 9T- oder eine 6,75-Track-Bibliothek zu verwenden. Die 6,75T-Bibliothek erfordert jedoch eine M2-Teilung von 48 nm, verglichen mit der M2-Teilung von 64 nm des 14-nm-Prozesses. TSMC hat einen ähnlichen Weg eingeschlagen und die M2-Teilung für sein 12-nm-Angebot geändert, das ein Nachfolger seines 16-nm-Prozesses ist.

Lo sagte, dass der Wechsel zu einer anderen M2-Teilung eine Änderung der Design-Regeln darstellt, die viel mehr Design-Nacharbeit erfordert als die Strategie von GF, seine 7,5-Spur-Bibliothek mit der gleichen M2-Teilung zu unterstützen. "Es ist für unsere Kunden viel einfacher, von 14 auf 12 zu migrieren. Sie können einen Leistungs- und Flächenvorteil mit einer sehr kleinen Design-Migration erzielen", sagte er.

Während GF weiterhin die 14LPP 9T-Bibliothek für 12LP-Designs unterstützt, bietet die 7,5-Spur-Bibliothek laut Lavigne "das beste Preis-Leistungs-Verhältnis", sowohl was die Reduzierung der Chipgröße als auch die höhere Leistung betrifft. "Für die Kunden bedeutet die Verwendung dieser Bibliothek ein gewisses Redesign. Sie können selbst entscheiden, wie viel Redesign sie vornehmen wollen, um die Plattform zu erweitern.

Im Vergleich zum GF 14LPP-Prozess bietet der 12LP mit Leistungselementen eine 15 Prozent schnellere Ringoszillator-AC-Leistung, 16 Prozent weniger Gesamtleistung für den 12LP (mit der 7,5T-Standardzellenbibliothek) bei gleicher Geschwindigkeit und eine Skalierung des Logikbereichs um 12 Prozent. Insbesondere profitieren die 12LP-SRAMs von einer 30-prozentigen Reduzierung der Leckage bei gleichem Lesestrom.

Lo beschrieb auf dem VLSI-Symposium die fünf Prozesselementänderungen im 12LP-Prozess.

Das Rippenprofil wurde durch eine höhere, dünnere Rippe verbessert, wodurch der Treiberstrom und die Kontrolle über kurze Kanäle verbessert wurden. Außerdem wurde die Oberflächenrauhigkeit der Rippen verringert, was zu einer Erhöhung der Ladungsträgerbeweglichkeit um 6 Prozent für den NFET und 9 Prozent für den PFET führte.

Um die PFET-Leistung zu verbessern, ohne die Leckage zu erhöhen, wurde das Source-/Drain-Hohlraumprofil geändert und von einem schalenförmigen Hohlraum im 14LPP-Prozess zu einem tieferen Hohlraum im 12LP-Prozess übergegangen. Der vergrößerte Hohlraum ist erforderlich, um die Belastung des Kanals zu verbessern und mehr eingebettetes Silizium-Germanium (eSiGe) zu liefern, ohne dass dies zu einer höheren Leckage führt.

Drittens wurde das eSiGe optimiert, um die Musterladeeffekte zu verbessern, mit einer Verbesserung von 4 Prozent gegenüber den 40-Flossen-Bauelementen und einer Verbesserung von 5 Prozent gegenüber den Single Diffusion Break (SDB)-Bauelementen.

Viertens wurde die NFET-Dotierungsdichte erhöht. Durch die Optimierung des Silizium-Phosphor-Epitaxieprozesses konnte der Source-Drain-Widerstand um etwa 6 Prozent verbessert werden, so Lo.

Der Kontaktwiderstand ist ein wichtiges Kriterium bei der Entwicklung von Spitzentechnologie. Das Advanced Technology Development Team von GF hat zwei Optimierungen vorgenommen, um den Kontaktwiderstand zu reduzieren. Das Grabenkontaktprofil wurde durch Vergrösserung der unteren Kontaktfläche verbessert. "Wir wollten die Kontaktfläche und die untere CD (kritische Abmessung) vergrössern, jedoch ohne einen Nachteil in Bezug auf den TDDB (zeitabhängiger dielektrischer Durchbruch). Normalerweise wird bei einer Vergrößerung des Kontaktquerschnitts der Abstand zwischen Kontakt und Polysilizium-Gate kleiner. Dann kann man eine Verschlechterung des dielektrischen Durchbruchs feststellen", sagte Lo in einem Interview auf dem VLSI-Symposium.

Auch das Dotierungsprofil unter dem Grabenkontakt wurde optimiert, um die Höhe der Kontaktbarriere zu verringern. Und der Silizid-Widerstand wurde durch "eine gewisse Schnittstellentechnik" verbessert, sagte er.

Oberflächlich betrachtet scheint der Wechsel von 14nm auf 12nm keine große Sache zu sein. Aber wenn man an der Oberfläche kratzt, steckt eine Menge Entwicklungsarbeit dahinter, um eine überzeugende Technologie zu liefern.