Jetzt ist die Zeit für eFPGA-Technologie

von: Timothy Saxe

Die Einbettung von FPGA-Technologie in SoC-Designs ist nicht wirklich eine neue Idee. Bei QuickLogic machen wir das schon seit fast zwei Jahrzehnten, angefangen mit unserem FPGA/Hard-PCI-Controller-SoC aus dem Jahr 1999. Das Wertversprechen war damals dasselbe wie heute. Ein höherer Integrationsgrad, der ein höheres Maß an Funktionalität, Leistung und Designflexibilität bei geringeren Kosten, geringerem Stromverbrauch und geringerem Platzbedarf auf der Leiterplatte bietet. Warum also hat sich die eFPGA-Technologie nicht schon viel früher durchgesetzt?

Die Antwort liegt im Wesentlichen in der Beziehung zwischen Werkzeugkosten und Entwicklungskosten. Beginnen wir mit den Chipgrößen und Kosten. Bei unserem PCI-Baustein aus dem Jahr 1999 wurde ein 0,35-Mikron-Prozess verwendet, der 24.650 Quadratmikrometer pro Logikzelle beanspruchte. Im Jahr 2002 ergab der 180-nm-Prozess, den wir für unseren QuickMIPs-Baustein verwendeten, 9.306 Quadratmikrometer pro Logikzelle - weniger als die Hälfte der Fläche für mehr FPGA-Fähigkeit. Heute bietet unser neuestes Gerät, die EOS™ S3 Sensor Processing Platform, durch den Einsatz einer 40-nm-Prozesstechnologie ein noch höheres Maß an FPGA-Fähigkeit bei einer Chipfläche von nur 961 Quadratmikrometern pro Logikzelle. Das entspricht einer Verringerung der Chipfläche des eFPGA-Teils dieser Geräte um etwa den Faktor 25 im Vergleich zu den letzten 18 Jahren.

Geringere Anforderungen an die Die-Fläche für die eFPGA-Technologie bedeuten, dass sie in ein SoC integriert werden kann, wobei die Gesamtkosten des Geräts nur sehr geringfügig steigen. Wir schätzen zum Beispiel, dass in einem Gerät, das mit der 40-nm-Prozesstechnologie hergestellt wird, das Hinzufügen von 1.000 Logikzellen mit eFPGA-Fähigkeit zu einem 3 mm x 3 mm großen Chip die Gesamtgröße des Chips nur um etwa 10 % erhöht. Der entsprechende Kostenanstieg wird prozentual etwas höher oder niedriger ausfallen, abhängig von der Chipausbeute und den Gehäusekosten, aber der Kostenanstieg für ein solches Gerät ist marginal. In Anbetracht all der zuvor beschriebenen Vorteile sieht das Wertversprechen aus Sicht der Bauelemente nun wirklich überzeugend aus.

Lassen Sie uns nun einen Blick auf die Entwicklungskosten werfen. Fortschrittlichere Prozesstechnologien sind teurer in der Entwicklung und erfordern anspruchsvollere Design- und Verifizierungstools, die mehr Geld kosten und den SoC-Designer dazu zwingen, mehr Zeit in den Designzyklus zu investieren. Wenn ein Designfehler unterläuft oder eine Funktion falsch ist, wenn versucht wird, eine Produkterweiterung zu liefern, wenn eine Gruppe fragmentierter, aber verwandter Marktchancen adressiert werden soll oder wenn mit den sich schnell entwickelnden Marktanforderungen Schritt gehalten werden soll, dann sind zusätzliche Maskenspins erforderlich, und das kostet heute erheblich mehr Geld als noch vor zehn oder zwanzig Jahren.

In der heutigen Welt der hochkomplexen SoCs ist die Realität, dass das Silizium billig, die Entwicklung aber teuer ist.

Was soll ein sparsamer Entwickler also tun? Die Antwort ist, einen angemessenen Anteil an FPGA-Technologie einzubetten. Die zusätzlichen Siliziumkosten sind zwar relativ gering, aber dafür können sie ihre hohen Investitionen in die Entwicklung durch ein hohes Maß an Designflexibilität nach der Fertigung optimal nutzen. Anstatt teure Design- und Verifikationsmasken zu benötigen, um Fehler zu beheben, Funktionen zu ändern oder neue Marktchancen oder sich schnell entwickelnde Standards anzusprechen, werden sie den "fest verdrahteten" Teil ihres Geräts intakt lassen und einfach den programmierbaren FPGA-Teil aktualisieren. Wir schätzen, dass ein Unternehmen durch den Einsatz von Embedded-FPGA-Technologie sehr leicht 40 Prozent der Entwicklungskosten für zwei Varianten desselben Designs einsparen kann. Ganz zu schweigen von den höheren Spitzenumsätzen, Bruttomargen und längeren Markteinführungszeiten, die sich ergeben, wenn das richtige Produkt zur richtigen Zeit auf dem Markt ist.

Die eFPGA-Technologie eignet sich besonders gut für SoC-Designer, die mit GLOBALFOUNDRIES zusammenarbeiten. Der neue 22FDX®-Prozess bietet starke wirtschaftliche Vorteile für neue Bauelemente, da weniger Masken im Vergleich zu den vorherigen Knotengenerationen erforderlich sind. Seine dynamische Back-Bias-Funktion reduziert den Stromverbrauch um schätzungsweise 78 Prozent (bei 0,6 V) im Vergleich zu 40-nm-Prozessen. Damit eignet er sich gut für die stromsparenden und extrem stromsparenden Wearable-, Hearable- und IoT-Anwendungen, die unsere eFPGA-Anwender anstreben.

Wenn Sie also ein SoC-Entwickler oder -Manager sind, können Sie durch die Kombination der eFPGA-Technologie von QuickLogic mit dem 22FDX-Prozess von GLOBALFOUNDRIES unterm Strich niedrigere Entwicklungskosten und höhere Gewinne erzielen. Die Zeit ist jetzt reif.