2013年5月30日与领先的EDA供应商合作，支持使用TSV和插接器方法创建和验证高级堆叠实现所需的全部步骤。 加州米尔皮塔斯 --2013年5月30日-- 在下周于德克萨斯州奥斯汀举行的第50届设计自动化大会（DAC）上，GLOBALFOUNDRIES将公布一套全面的认证设计流程，以支持2.5D集成电路产品开发和最先进的制造工艺。这些可签收的流程是与领先的EDA供应商联合开发的，为使用复杂的多芯片封装技术、利用2.5D硅衬垫中的硅通孔（TSV）和新的键合方法实现设计提供了强大的支持。 多厂商支持，有来自Synopsys和Cadence Design Systems的完整实施流程。流程中还包括用Mentor Graphics的工具套件进行物理验证。 GF 2.5D技术解决了多芯片集成的挑战，为前端步骤提供了解决方案，如通孔-中间TSV创建，并为后端步骤提供了灵活性，如键合/解键、研磨、组装和计量。 "我们的2.5D技术为设计者提供了一条实现异构逻辑和逻辑/内存集成的途径，提供了更高的性能和更低的功耗，而不需要额外的封装，"GF设计基础设施副总裁Andy Brotman说。"现在可以通过认证的设计流程非常有效地实现这些好处，这些流程为设计过程中涉及的额外步骤和设计规则提供支持。通过与我们的EDA合作伙伴紧密合作，我们可以利用最先进的多芯片方法大大缩短开发时间和生产时间。" 这些流程使设计者能够快速、可靠地满足2.5D设计的额外要求，包括顶层插板设计的创建和平面规划，以及使用TSV、正面和背面凸块和重新分配层（RDL）布线的增加的复杂性。这些流程支持2.5D设计规则所带来的额外验证步骤的需要。 设计流程与GF的工艺设计工具包（PDK）配合使用，提供了展示整个流程的真实案例。用户可以下载设计数据库、PDK、详细的文档和多供应商脚本，以学习如何设置和使用GF的设计流程。这些流程使用开放源码的例子，并为客户提供工作、可执行和可定制的流程。 这些流程包括CPU内核和存储器IP以及所有脚本和设置，以执行基于Synopsys Galaxy™实施平台的流程或基于Cadence Encounter®的实施流程与GF PDK。同样，Mentor Calibre® 3DSTACK工具在流程中被用来验证DRC、LVS以及利用与GF内部使用的相同的黄金设计套件在各种芯片堆栈内部和之间进行提取。 全面的设计支持 这些流程为完整的2.5D设计流程提供支持。这包括插板上芯片之间的RDL布线和RDL到IO焊盘的布线。流程展示了芯片焊盘设置、C4和微凸块放置以及TSV对齐所涉及的所有步骤。设计师可以使用这些流程来指导他们的工作，如用微凸块创建顶层芯片（逻辑和存储器），然后创建插板--包括楼层规划、微凸块、TSV和C4凸块放置、电源网生成和信号布线。 该流程结合了Cadence的3D-IC解决方案，它支持所有三种驱动设计方法：封装驱动、SoC驱动和定制驱动。该解决方案已经在一些从2.5D到全3D的设计中得到验证。所有必要的技术功能都得到了支持，并且可以跨环境访问，以帮助统一多个芯片和衬底的设计、分析和签收任务。Cadence 3D-IC解决方案包括带有3D选项的Encounter数字实现系统。 Synopsys Galaxy实现平台专门针对2.5D设计进行了增强。设计师可以实施Synopsys IC Compiler™工具，用于微凸块、TSV、探针垫和C4的放置、分配和布线；微凸块对齐检查；RDL和信号布线，以及在硅衬底互连层上创建电源网。高级验证和分析支持也可用于布局与原理图（LVS）的连接和堆叠芯片之间的设计规则检查（DRC）；TSV、微凸块、RDL的寄生提取；堆叠芯片和硅插板设计互连的信号路由金属；以及多芯片系统的时序分析。 这些流程允许在设计阶段的各个阶段进行插板和顶层芯片的物理/逻辑接口和对齐检查。Mentor的Calibre可用于验证芯片接口的物理偏移、旋转和缩放。Calibre 3DSTACK产品还可以进行连接性追踪和提取多芯片性能仿真所需的接口寄生元素。 银河实施平台 关于GF GF是世界上第一家提供全面服务的半导体代工企业，其业务范围真正覆盖全球。公司于2009年3月成立，迅速形成规模，成为全球第二大代工厂，为160多家客户提供先进技术和制造的独特组合。通过在新加坡、德国和美国的运营，GF是唯一一家能够提供跨越三大洲的制造中心的灵活性和安全性的代工厂。公司的三座300毫米晶圆厂和五座200毫米晶圆厂提供从主流到前沿的全部工艺技术。这一全球制造足迹得到了位于美国、欧洲和亚洲的半导体活动中心附近的主要研究、开发和设计设施的支持。GF由先进技术投资公司（ATIC）拥有。欲了解更多信息，请访问：https://www.globalfoundries.com。
