GF的12LP流程。封面背后的故事

作者：Dave Lammers戴夫-拉默斯

在今天的半导体行业中，几个纳米是非常重要的。在早期，代工厂会通过执行 "平版收缩 "来提供半节点，除了推动掩模和步进配置外，没有太多的变化。

GLOBALFOUNDRIES转向12LP工艺的做法与此大相径庭，它使用的图案与仍在使用的14LPP平台相同，但对工艺和标准单元库进行了许多细微的改变，以实现性能、功耗和面积（PPA）的改善。在Advanced Micro Devices（AMD）的公开支持下，于2017年9月首次宣布，在6月底在檀香山举行的2018年VLSI技术研讨会上，工艺变化的细节得以曝光。

在业务方面，GF已经准备好汽车和射频/模拟模块，以便通过12LP产品更好地支持这些市场。去年秋天，当AMD表示它将迅速把主要产品系列转移到12LP工艺时，12LP工艺得到了很大的推动。然后，一个移动客户开始在其应用处理器中使用12LP。

Erin LavigneGF公司前沿FinFET产品管理部副主任说："大多数客户对12LP的发展感兴趣"。正在设计新IC的客户都希望获得更高的晶体管密度、功率和性能的提升，并通过更小的芯片尺寸来节约成本。

因为工具组几乎是相同的，制造走廊可以 "灵活 "地用于14LPP或12LP生产。"我们的产能是可替换的，"Lavigne说。"虽然AMD是我们的一个重要战略客户，但8号厂房并不是只为AMD准备的。我们可以支持我们所有的客户，同时继续支持AMD的需求。除了我们的两个主要客户，在消费、人工智能、汽车和工业领域的快速跟进者中，管道已经爆炸了，"Lavigne说。

GF技术开发副总监Hsien-Ching Lo说，在一个重要领域--生产线的后端（BEOL）--GF采取了不同于其代工竞争对手的方法。当其他代工厂减少M2间距以实现芯片尺寸缩小时，GF 12LP采用了与其14LPP工艺相同的64纳米M2间距。这一策略使客户能够在性能、功率和面积（PPA）方面获益，"同时最大限度地减少设计返工"。

这一说法的佐证是在夏威夷的VLSI会议上。三星铸造公司在介绍其11LP工艺时，描述了使用9T或6.75轨道库的能力。然而，6.75T轨道库需要使用48纳米间距的M2，而其14纳米工艺的M2间距为64纳米。台积电也采取了类似的做法，改变了其12纳米产品的M2间距，这是其16纳米工艺的后续产品。

Lo说，转移到不同的M2间距是一种设计规则的改变，比GF用相同的M2间距支持其7.5轨道库的策略需要更多的设计返工。"对我们的客户来说，从14轨道迁移到12轨道要容易得多。他们可以获得性能和面积上的好处，而设计上的迁移却非常小，"他说。

虽然GF继续支持14LPP 9T库用于12LP设计，但Lavigne说7.5轨库在减少芯片尺寸和提高性能方面 "提供了最大的效益"。"客户在使用该库时需要进行一些重新设计。他们可以选择他们想做多少重新设计来扩展平台。"

与GF 14LPP工艺相比，带有性能元件的12LP的环形振荡器交流性能提高了15%，在同等速度下，12LP（采用7.5T标准单元库）的总功率降低了16%，逻辑面积扩展了12%。值得注意的是，在相同的读取电流下，12LP SRAM的漏电率降低了30%。

Lo在VLSI研讨会上登台介绍了12LP工艺中的五个工艺元素的修改。

翅片轮廓被改进为更高、更薄的翅片，改善了驱动电流和短通道控制。此外，翅片表面粗糙度也减少了，从而使NFET的载流子迁移率增加了6%，PFET增加了9%。

为了在不增加漏电的情况下改善PFET的性能，对源/漏电腔的轮廓进行了修改，从14LPP工艺中的碗形腔转为12LP工艺中的深腔。需要扩大腔体以改善通道上的应变，提供更多的硅锗（eSiGe），但没有更高的泄漏的惩罚。

第三，对eSiGe进行了优化，以改善图案加载效果，与40个鳍片的器件相比有4%的改善，与单扩散断裂（SDB）的器件相比有5%的改善。

第四，NFET的掺杂密度得到了提高。Lo说，通过优化硅-磷外延工艺，源-漏电阻提高了大约6%。

接触电阻是前沿设计规则的一个主要关注点。GF的先进技术研发团队进行了双重优化，以降低接触电阻。通过扩大底部接触尺寸，改善了沟槽接触轮廓。"我们希望扩大接触面积和底部CD（关键尺寸），但在TDDB（随时间变化的介电击穿）方面不受影响。通常情况下，随着接触CD的增加，接触到多晶硅栅极之间的空间变小。然后你可以看到介电击穿的退化，"Lo在VLSI研讨会的采访中说。

此外，还优化了沟槽接触下的掺杂概况，以降低接触屏障高度。他说，通过 "一些界面工程 "改善了硅化物的电阻。

从表面上看，从14纳米到12纳米似乎不是什么大问题。但是从表面上看，为了提供一项引人注目的技术，我们做了大量的工程工作。